JPS601868A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPS601868A JPS601868A JP10992883A JP10992883A JPS601868A JP S601868 A JPS601868 A JP S601868A JP 10992883 A JP10992883 A JP 10992883A JP 10992883 A JP10992883 A JP 10992883A JP S601868 A JPS601868 A JP S601868A
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- 239000010409 thin film Substances 0.000 title claims abstract description 16
- 239000010408 film Substances 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 239000004065 semiconductor Substances 0.000 claims abstract description 8
- 238000009413 insulation Methods 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims description 2
- 241001092070 Eriobotrya Species 0.000 claims 1
- 235000009008 Eriobotrya japonica Nutrition 0.000 claims 1
- 238000004088 simulation Methods 0.000 claims 1
- 239000012212 insulator Substances 0.000 abstract description 2
- 238000004519 manufacturing process Methods 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910052789 astatine Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 101000835082 Homo sapiens TCF3 fusion partner Proteins 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 102100026140 TCF3 fusion partner Human genes 0.000 description 1
- 241000282485 Vulpes vulpes Species 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000839 emulsion Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 210000004209 hair Anatomy 0.000 description 1
- 208000021267 infertility disease Diseases 0.000 description 1
- 238000007737 ion beam deposition Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000035699 permeability Effects 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- 230000000638 stimulation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78642—Vertical transistors
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- Ceramic Engineering (AREA)
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く所業上の利用分野〉
本発明は、非品質や多結晶１たはそれらをビームアニー
ルして結晶化した半導体薄膜を用うた薄膜トランジスタ
（ＴＦＰＴ）に関するものでろる。
ルして結晶化した半導体薄膜を用うた薄膜トランジスタ
（ＴＦＰＴ）に関するものでろる。
〈従来技術〉
非晶質シリコン（ａ−Ｓｉ．）薄膜を例Ｖことれば、従
来のＴＰＴ．は、主に第１図ｆ．ａ）壕たは第１図（ｂ
）に示す断面構造を有していた。第１図（ａＪの例では
、絶縁体全表面に有する基板（例えばガラス．石英。
来のＴＰＴ．は、主に第１図ｆ．ａ）壕たは第１図（ｂ
）に示す断面構造を有していた。第１図（ａＪの例では
、絶縁体全表面に有する基板（例えばガラス．石英。
セラミフクス， Ｓｉ０２でカバーざれたＳｉや′＆楠
ラン１上にゲート金属４％ゲート絶縁膜６がめり、その
上りこ高抵抗ａ−Ｓｉ饋域５ ７）、ｉ形成されている
。
ラン１上にゲート金属４％ゲート絶縁膜６がめり、その
上りこ高抵抗ａ−Ｓｉ饋域５ ７）、ｉ形成されている
。
ａｓｉ鎖域５の両端にはソース電極５、ドレイン電極２
ｌとの主峨極が配もれている。衣面保映のため酸化哄等
の絶縁膜７がａ−Ｓｉ饋職域５土眩けられることもある
。ゲート電極４、ドレインやソース主ｋｌｍ２．３は、
Ａｔ， Ｍｇ， Ｐｔ， ＭＯ 寺の蛍編や七のノリサ
イドで形成されたり、不純物を雄刃０した８−８１で形
成されることがある。第１図（ｂ）の例では、ゲート改
称４が最上次面に設けられた例で、ゲート絶縁膜６を介
して面抵抗ａ−Ｂｉ領域５の上にある。ドレイン・ソー
ス＋ａ＋Ｊ１２．１５は金属や半導体薄１摸から成るド
レイン・ソース主電極領域２．５を介してイボなわれて
いる。ドレイン・ソース或極領域２，５は、この場合ａ
−８ｉ領域の下に設けられることが多い。
ｌとの主峨極が配もれている。衣面保映のため酸化哄等
の絶縁膜７がａ−Ｓｉ饋職域５土眩けられることもある
。ゲート電極４、ドレインやソース主ｋｌｍ２．３は、
Ａｔ， Ｍｇ， Ｐｔ， ＭＯ 寺の蛍編や七のノリサ
イドで形成されたり、不純物を雄刃０した８−８１で形
成されることがある。第１図（ｂ）の例では、ゲート改
称４が最上次面に設けられた例で、ゲート絶縁膜６を介
して面抵抗ａ−Ｂｉ領域５の上にある。ドレイン・ソー
ス＋ａ＋Ｊ１２．１５は金属や半導体薄１摸から成るド
レイン・ソース主電極領域２．５を介してイボなわれて
いる。ドレイン・ソース或極領域２，５は、この場合ａ
−８ｉ領域の下に設けられることが多い。
子連の如く、従来のＩ’ ＋１’ Ｔは簡単な構造でし
力・も基板１とし、て安１ｌＩＩｌｆｒ、ガラス孕用い
）ることかできるので、安価な集積回路、大面積のＴＦ
Ｔアレイ（例えは液晶表示パネル）等に応用されつつあ
る。
力・も基板１とし、て安１ｌＩＩｌｆｒ、ガラス孕用い
）ることかできるので、安価な集積回路、大面積のＴＦ
Ｔアレイ（例えは液晶表示パネル）等に応用されつつあ
る。
しかし、一般的にａ−８ｉは光によって導磁率カニ著し
く変化するので例えばン沙晶表示ツキネルへの適用に当
っては、避−ｙｅ＋俣の形成が必要であった。才だ、８
．８１はキャリア移動度が一般的すこ小さいので商運動
作においては極めてチャンネル艮りを短かくするする必
要かめるが、イオン注入等を利用するセルフアライメン
ト技術の適用が困難でるつた。第１図の例の如き構造の
ＴＥＴでは做細力１工技術を必要とされ、逆に大面積化
が困難となる。
く変化するので例えばン沙晶表示ツキネルへの適用に当
っては、避−ｙｅ＋俣の形成が必要であった。才だ、８
．８１はキャリア移動度が一般的すこ小さいので商運動
作においては極めてチャンネル艮りを短かくするする必
要かめるが、イオン注入等を利用するセルフアライメン
ト技術の適用が困難でるつた。第１図の例の如き構造の
ＴＥＴでは做細力１工技術を必要とされ、逆に大面積化
が困難となる。
〈発明の目的〉
本発明は、斜上の従来のＴＦＴの問題点に鑑みてなされ
たものである。本発明の目的の１つは、チャンネ／Ｉ／
長の短いＴＰＴの１構造例であるｉ＜か型ＴＦＴと同時
に作りやすいＴＦＴｉ提供することである。他の目的は
、％に３４光１侯全必要としないＴＰＴ構造を提供する
ことである。本発明におけるＴＦ’Ｔはソース及びドレ
イン磁極が４色縁嗅の」二面及び底面にそれぞ丸形ノ戊
され、チャンネル鎖酸が前記絶縁膜の表面及び１Ｈ１１
面Ｖこ接し、かつ両路が前記ソース及びドレイン磁極に
接して眩けられ、チャンネル領域の挟部にゲート絶縁膜
とゲート電極が形成された構造を有するものである。
たものである。本発明の目的の１つは、チャンネ／Ｉ／
長の短いＴＰＴの１構造例であるｉ＜か型ＴＦＴと同時
に作りやすいＴＦＴｉ提供することである。他の目的は
、％に３４光１侯全必要としないＴＰＴ構造を提供する
ことである。本発明におけるＴＦ’Ｔはソース及びドレ
イン磁極が４色縁嗅の」二面及び底面にそれぞ丸形ノ戊
され、チャンネル鎖酸が前記絶縁膜の表面及び１Ｈ１１
面Ｖこ接し、かつ両路が前記ソース及びドレイン磁極に
接して眩けられ、チャンネル領域の挟部にゲート絶縁膜
とゲート電極が形成された構造を有するものである。
以下に図面を用いて本発明について評述する。
〈発明の構成〉
第２図には、本発明によるＴＰＴの一司＼拡大断面図か
示されている。少なくとも次向か絶縁′ｌ′／Ｉから成
る基板１（例えば、ＳｉＱ□や賦化暎コート塾れた８１
基板やステンレス等の金属基板、ガラスや石英基板、セ
ラミンクス基板、プラスチック基板など）の表面に、第
１主題極薄ｆｆｌ領域（例えばドレイン）２．絶縁膜１
７、第２主峨極領域（例えはソース）６がｌＩＩ次堆槓
され、第１主也極領域２の端部と絶縁１俣１７のそれが
ほぼ一致している。
示されている。少なくとも次向か絶縁′ｌ′／Ｉから成
る基板１（例えば、ＳｉＱ□や賦化暎コート塾れた８１
基板やステンレス等の金属基板、ガラスや石英基板、セ
ラミンクス基板、プラスチック基板など）の表面に、第
１主題極薄ｆｆｌ領域（例えばドレイン）２．絶縁膜１
７、第２主峨極領域（例えはソース）６がｌＩＩ次堆槓
され、第１主也極領域２の端部と絶縁１俣１７のそれが
ほぼ一致している。
第２主龜極饋域６は、＃３縁膜１７の端部工９内側に位
置している。尚抵抗半導体薄膜領域５は、第１．第２主
嵐極領域２．６にその両側を接し。
置している。尚抵抗半導体薄膜領域５は、第１．第２主
嵐極領域２．６にその両側を接し。
その上りこはゲート絶縁膜６、ゲート電極４が形成式れ
ている。このｒ［Ｉ’Ｔは、チャンネル長りとして第２
主題極饋域６の端部と絶縁膜１７の端部間の距離及び絶
縁１摸１７の厚みとの和できめられる。
ている。このｒ［Ｉ’Ｔは、チャンネル長りとして第２
主題極饋域６の端部と絶縁膜１７の端部間の距離及び絶
縁１摸１７の厚みとの和できめられる。
不ＴＩＦＴは、１扁抵ｂｔ饋域５が表面側をゲート電極
４で、裏面ＩＩＩを第１主電極領域２で光から遮断され
ているので、たとえ造明基板１を用いても特別に避光膜
ケ設ける必要がない。
４で、裏面ＩＩＩを第１主電極領域２で光から遮断され
ているので、たとえ造明基板１を用いても特別に避光膜
ケ設ける必要がない。
第６図（ａ）及び第６図（１））には本発明の他の実施
例ＶＣよるＴＥＰＴの断面構造例が示されている。第６
図（ｔ）ｌのＢ−Ｂ’断面は、第６図（ａ）のＡ −Ａ
’断面ＫＰＭ父する図である。不例においては、例えば
ガラス基板１上に第１主電極としてのソース市極Ｎ倹碩
域６が形成され、その上に絶縁膜１７が堆積δれている
。絶縁膜１７の端部の一部は、ソース尾極領域６より内
側に形成されている。また、ｅ絽膜１７土には第２主電
極饋域とし王のドレイン屯４り薄膜領域２が設けられ、
その一部は絶縁１模１７の端Ｓエラ内側になっているδ
ドレイン磁極領域２゜絶縁膜１７、ソース奄極狽域６
が階段状になった部分に高抵抗半導体薄膜１ｐＪＡ域５
が設けらｎ、ちらにその上にゲート絶縁１換６、ゲート
磁極４がｊｌｌ多官れ、トランジスタ動作部分子 Ｒ全
形造つ−Ｃいる。
例ＶＣよるＴＥＰＴの断面構造例が示されている。第６
図（ｔ）ｌのＢ−Ｂ’断面は、第６図（ａ）のＡ −Ａ
’断面ＫＰＭ父する図である。不例においては、例えば
ガラス基板１上に第１主電極としてのソース市極Ｎ倹碩
域６が形成され、その上に絶縁膜１７が堆積δれている
。絶縁膜１７の端部の一部は、ソース尾極領域６より内
側に形成されている。また、ｅ絽膜１７土には第２主電
極饋域とし王のドレイン屯４り薄膜領域２が設けられ、
その一部は絶縁１模１７の端Ｓエラ内側になっているδ
ドレイン磁極領域２゜絶縁膜１７、ソース奄極狽域６
が階段状になった部分に高抵抗半導体薄膜１ｐＪＡ域５
が設けらｎ、ちらにその上にゲート絶縁１換６、ゲート
磁極４がｊｌｌ多官れ、トランジスタ動作部分子 Ｒ全
形造つ−Ｃいる。
ドレイン及びソース醸極狽域２，６の一部は、この例で
はＡ −Ａ’方向Ｖｃｐｆ在し、でれ−ｆ：＊”ｔ、ド
レイン・ソース配線１２．１５に軸台しＣいる。トフン
ジスタ妨作部分ＴＲは、前記階段状ＶＣｌｘつた部分Ｖ
Ｃ設けらＩしるので、チャンネル輻Ｗは氏くとれ／）守
徴を有し、〃・り外ｔ＄元に＜寸しｔチャンネル沢域（
高抵抗狽域５ンは完全に避畝δ）ｔでいる。
はＡ −Ａ’方向Ｖｃｐｆ在し、でれ−ｆ：＊”ｔ、ド
レイン・ソース配線１２．１５に軸台しＣいる。トフン
ジスタ妨作部分ＴＲは、前記階段状ＶＣｌｘつた部分Ｖ
Ｃ設けらＩしるので、チャンネル輻Ｗは氏くとれ／）守
徴を有し、〃・り外ｔ＄元に＜寸しｔチャンネル沢域（
高抵抗狽域５ンは完全に避畝δ）ｔでいる。
第４図には、本発明の他の実ＪＭ例かがされている。こ
の例においては、ドレイン−他領域２が基板１に接し１
収けられているが、ドレイン電極領域２とソース電極頭
域５の取前が極力小さくされ、両電極間の容量を不妊く
している。本発明においては、この重畳部分がわずかで
も存在すれば目的を達成でき、基板１を透過した元が高
抵抗領域５ｆ（直接照射されなければよい。
の例においては、ドレイン−他領域２が基板１に接し１
収けられているが、ドレイン電極領域２とソース電極頭
域５の取前が極力小さくされ、両電極間の容量を不妊く
している。本発明においては、この重畳部分がわずかで
も存在すれば目的を達成でき、基板１を透過した元が高
抵抗領域５ｆ（直接照射されなければよい。
第５図（ａ） 〜（ｅ） ＶＣは、本発明ｖｒ−よるＴ
Ｈ’ Ｔ Ｔ １と絶縁膜の厚みＫよってチャンネル
長りがきめられる短チャンネル原型Ｔ Ｆ ＴＴ ２と
を同時に形成するときの工程断面図が示されている。第
５図（ａ）には、例えばガラス基板１土ｒ（、それぞれ
Ｔ１及びＴ２のドレイン醸極頭域２，１０２ を設け、
さらに絶縁膜１７會堆積した断面を示す。ドレイン電極
領域２，１０２は、例えば不純物を添加したａ−８ｉ、
Ｃｒ、 Ｐｔ、 Ａｔ、 ）Ａｏ、 Ｗ、 Ｍｇ等の
金属やその硅化ｖＩＪ等か用いらｎる。絶縁膜１７は、
瞭化硅素嗅、窒化硅素１摸、酸化アルミニウムなどの他
に、ポリイミド等の樹脂が用いられ、誘颯率が不埒＜、
〃・つ破壊毛止が高い程望ましい。この例では、例えば
酸化膜全豹１μｍの厚みでプラスマＤＶＤ（Ｐ、０ＶＤ
）やブＱＣＶＤ等低温で形成する。
Ｈ’ Ｔ Ｔ １と絶縁膜の厚みＫよってチャンネル
長りがきめられる短チャンネル原型Ｔ Ｆ ＴＴ ２と
を同時に形成するときの工程断面図が示されている。第
５図（ａ）には、例えばガラス基板１土ｒ（、それぞれ
Ｔ１及びＴ２のドレイン醸極頭域２，１０２ を設け、
さらに絶縁膜１７會堆積した断面を示す。ドレイン電極
領域２，１０２は、例えば不純物を添加したａ−８ｉ、
Ｃｒ、 Ｐｔ、 Ａｔ、 ）Ａｏ、 Ｗ、 Ｍｇ等の
金属やその硅化ｖＩＪ等か用いらｎる。絶縁膜１７は、
瞭化硅素嗅、窒化硅素１摸、酸化アルミニウムなどの他
に、ポリイミド等の樹脂が用いられ、誘颯率が不埒＜、
〃・つ破壊毛止が高い程望ましい。この例では、例えば
酸化膜全豹１μｍの厚みでプラスマＤＶＤ（Ｐ、０ＶＤ
）やブＱＣＶＤ等低温で形成する。
第５図（ｂ） Ｋは、ドレイン電極領域２，４０２と同
様な材料から成るソース電極饋域す、 １ｏｓ をＴＩ
、Ｔ２のそれぞれに形成した断面を示す。少なくともト
ランジスタ動作狽域が形成されるべき部分のソース電極
領域５，１０３ は、ドレイン市極饋域２，１０２ 工
り内Ｓ−１ｌｊに設けられている。第５図（Ｃ）では、
レジスト８γマスクＶこして絶縁膜１７を選択エッチし
た断面を示す。ＴＦＴＴｌではレジスト８はソース屯ｈ
ｍ域６よりも幅広く残され、ソース岨極慣域６と絶縁！
１１７とが階段状断面を有する。−万、Ｔ Ｐ Ｔ ’
ｒ ２では、絶縁楔１７のエッチのマスクの一部として
ソース−極帆域１０６が用いられ、ソース電極′−域１
１Ｊ３とＩＩ」」一端部を有する絶縁膜１１７が残きれ
る。レジスト８を除去した後、高抵抗半専坏博１模５，
１０り を選択的に堆積し、′２！らにケート絶縁６，
１０６ を堆積した断面を第５図（ｄ）にボす。面抵抗
半２４体薄膜ｓ、ｉｏｓ は例えはＨやＦ全碓加された
ａＳｌで、ＰＣＶＤ、光ＣＶＤ、分子線蒸着、イオンヒ
ーム堆抗法等で形成され、ゲート絶縁楔６，１０６と同
様であり、時として連続して堆積される。
様な材料から成るソース電極饋域す、 １ｏｓ をＴＩ
、Ｔ２のそれぞれに形成した断面を示す。少なくともト
ランジスタ動作狽域が形成されるべき部分のソース電極
領域５，１０３ は、ドレイン市極饋域２，１０２ 工
り内Ｓ−１ｌｊに設けられている。第５図（Ｃ）では、
レジスト８γマスクＶこして絶縁膜１７を選択エッチし
た断面を示す。ＴＦＴＴｌではレジスト８はソース屯ｈ
ｍ域６よりも幅広く残され、ソース岨極慣域６と絶縁！
１１７とが階段状断面を有する。−万、Ｔ Ｐ Ｔ ’
ｒ ２では、絶縁楔１７のエッチのマスクの一部として
ソース−極帆域１０６が用いられ、ソース電極′−域１
１Ｊ３とＩＩ」」一端部を有する絶縁膜１１７が残きれ
る。レジスト８を除去した後、高抵抗半専坏博１模５，
１０り を選択的に堆積し、′２！らにケート絶縁６，
１０６ を堆積した断面を第５図（ｄ）にボす。面抵抗
半２４体薄膜ｓ、ｉｏｓ は例えはＨやＦ全碓加された
ａＳｌで、ＰＣＶＤ、光ＣＶＤ、分子線蒸着、イオンヒ
ーム堆抗法等で形成され、ゲート絶縁楔６，１０６と同
様であり、時として連続して堆積される。
ａ−ｓｉｌ摸５，１＋１５ には必要に応じ不純物が添
加される。また、半導体得１摸５，１０５ として多結
晶やビームアニール等で結晶化さ１した薄１換も用いら
れる。第５図（ｅ）には、コンタクト開孔後、ＴＦＴＴ
Ｉ及びＴ２のそれぞれのドレイン金属配線１２．１１２
． ソース金属配置θｉ６，１ｉ３（図示せず）、ゲー
）Ｋ極４，１０’４’ｉ形成した完成断面図全示す。以
上の製造方法によって、チャンネル長りが絶縁膜１７（
１１７）の厚み程度の短かいＴＰＴ（Ｔ２）と、チャン
ネル長がさらに長く自由に値を選択できる本発明ＶＣよ
るＴＲ’Ｔ（Ｔｌ）を同時に製作できる。
加される。また、半導体得１摸５，１０５ として多結
晶やビームアニール等で結晶化さ１した薄１換も用いら
れる。第５図（ｅ）には、コンタクト開孔後、ＴＦＴＴ
Ｉ及びＴ２のそれぞれのドレイン金属配線１２．１１２
． ソース金属配置θｉ６，１ｉ３（図示せず）、ゲー
）Ｋ極４，１０’４’ｉ形成した完成断面図全示す。以
上の製造方法によって、チャンネル長りが絶縁膜１７（
１１７）の厚み程度の短かいＴＰＴ（Ｔ２）と、チャン
ネル長がさらに長く自由に値を選択できる本発明ＶＣよ
るＴＲ’Ｔ（Ｔｌ）を同時に製作できる。
〈発明の効果〉
以上の様に、本発明ＶこよるＴＰＴは％に短チヤンネル
縦型ＴＰＴと混載可能で、ＴＰＴ集積回路のｍ能向上と
最フ！、役計を口■能ｔこするものである。
縦型ＴＰＴと混載可能で、ＴＰＴ集積回路のｍ能向上と
最フ！、役計を口■能ｔこするものである。
また、本発明によるＴＰＴは特Ｖｃｇ元暎を必要としな
いことも％徴の１つである。本発明によるＴＰＴは、従
来のＴＦ″Ｔと同一基板上に混載できる層数、マスクを
有するので、きらに設計の幅を広げることができる。
いことも％徴の１つである。本発明によるＴＰＴは、従
来のＴＦ″Ｔと同一基板上に混載できる層数、マスクを
有するので、きらに設計の幅を広げることができる。
主にａ−８ｉを用いる例を述べてきたが、同様に多結晶
ＳｉＫも適用されるし、レーザやランプ等によるビーム
アニール技術金剛いて高抵抗＃導体領域５（１０５）と
して結晶層ひいては単結晶層を用いることができ、特性
の向上か１才しる。制科としても、Ｓｌに限らずＧａＡ
Ｅ１等他の半導体薄膜に適用されること（はいうまでも
ない。本発明によるＴＰＴの他の利点を述べれは、占有
面績めたりのチャンネル幅Ｗを大きくできるので、液晶
表示パネル等に使用した場合に開口＋全天さくでき、例
えは周辺回路を報復Ｔ１１”ＴＴ２で形成した場ｔにも
容易に襄造できる。斜上の様に、本’ｉｂ明はＴＢ’Ｔ
の応用範囲を広げ、工業的に極めて型費−〇、りる。
ＳｉＫも適用されるし、レーザやランプ等によるビーム
アニール技術金剛いて高抵抗＃導体領域５（１０５）と
して結晶層ひいては単結晶層を用いることができ、特性
の向上か１才しる。制科としても、Ｓｌに限らずＧａＡ
Ｅ１等他の半導体薄膜に適用されること（はいうまでも
ない。本発明によるＴＰＴの他の利点を述べれは、占有
面績めたりのチャンネル幅Ｗを大きくできるので、液晶
表示パネル等に使用した場合に開口＋全天さくでき、例
えは周辺回路を報復Ｔ１１”ＴＴ２で形成した場ｔにも
容易に襄造できる。斜上の様に、本’ｉｂ明はＴＢ’Ｔ
の応用範囲を広げ、工業的に極めて型費−〇、りる。
第１図（ａ）及び第１図（ｂ）は従来のＴＦＴの構造断
面図、第２図は本発明によるＴＰＴの一部拡大構造断面
し１、第６図（、ａ）及び第６図（ｂ）は本発明による
ＴＦＴ（／Ｊ構造断面図で互いに直角方向の断面図、第
４図は本発明ＶＣよるＴＰＴの他の実施例を示す断面図
、第５図（ａ）乃至（θ）は本発明によるＴＦＴの製造
工程を説明するための断面図である０１・・・基板、 ２（１０２）・・・ドレイン主電極ｆｔ＃膜領域、６（
１０５）・・・ソース主嘔樟薄膜領域、４（１０４）・
・・ゲート磁極、 ５（１０５）・・・商抵抗半専体薄膜。 ６（１０６）・・・ゲート絶縁膜、 ７．１７，１１７ ・・・絶縁ｉ摸。 以 上 第１図（ａ） 易１図（Ｆ）） 第２図 第３図（ｄ） 第３図（ｂ＞ 第４図
面図、第２図は本発明によるＴＰＴの一部拡大構造断面
し１、第６図（、ａ）及び第６図（ｂ）は本発明による
ＴＦＴ（／Ｊ構造断面図で互いに直角方向の断面図、第
４図は本発明ＶＣよるＴＰＴの他の実施例を示す断面図
、第５図（ａ）乃至（θ）は本発明によるＴＦＴの製造
工程を説明するための断面図である０１・・・基板、 ２（１０２）・・・ドレイン主電極ｆｔ＃膜領域、６（
１０５）・・・ソース主嘔樟薄膜領域、４（１０４）・
・・ゲート磁極、 ５（１０５）・・・商抵抗半専体薄膜。 ６（１０６）・・・ゲート絶縁膜、 ７．１７，１１７ ・・・絶縁ｉ摸。 以 上 第１図（ａ） 易１図（Ｆ）） 第２図 第３図（ｄ） 第３図（ｂ＞ 第４図
Claims (1)
- （１） 少なくとも表向が絶縁−１り成る基板と、該基
板上に設けられた第１主電極薄膜領域と、該領域上で、
かつ該領域の少なくとも一部の端部エフ外Ｉｌ！ｌｌに
はみ出さない端部を有する絶縁１漠と、該絶縁候上又、
かつ該絶縁膜の端部エリも内惧ｊに少なくとも一部の端
≠ＩＳを有する第２主也極漕模領域と、前記第１及び第
２主電極薄喚領域に接し、かつ前記絶縁１臭の上面及び
端部側面に設けられた高抵抗牛導体＃模唄域と、該半導
体薄膜領域の表面に設けられたゲート絶縁膜及びゲート
電極より成る薄１摸トランジスタ。 （２１前記杷縁嗅下の前記第１主電極須域と、前記絶縁
１換上の前記第２主磁極領域とが少なくとも一部で前記
絶縁換金介して重畳していることを特徴とする請求 ジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10992883A JPS601868A (ja) | 1983-06-17 | 1983-06-17 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10992883A JPS601868A (ja) | 1983-06-17 | 1983-06-17 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS601868A true JPS601868A (ja) | 1985-01-08 |
| JPH0519831B2 JPH0519831B2 (ja) | 1993-03-17 |
Family
ID=14522661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10992883A Granted JPS601868A (ja) | 1983-06-17 | 1983-06-17 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS601868A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6089958A (ja) * | 1983-10-24 | 1985-05-20 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JPS6237968A (ja) * | 1985-08-12 | 1987-02-18 | Nippon Telegr & Teleph Corp <Ntt> | 絶縁ゲ−ト型薄膜トランジスタ及びその製法 |
| FR2685818A1 (fr) * | 1991-12-27 | 1993-07-02 | Samsung Electronics Co Ltd | Transistor a couches minces pour un dispositif formant memoire a semiconducteur et procede de fabrication de celui-ci. |
| CN111200024A (zh) * | 2018-11-20 | 2020-05-26 | 乐金显示有限公司 | 具有垂直结构的晶体管和电子装置 |
-
1983
- 1983-06-17 JP JP10992883A patent/JPS601868A/ja active Granted
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6089958A (ja) * | 1983-10-24 | 1985-05-20 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JPS6237968A (ja) * | 1985-08-12 | 1987-02-18 | Nippon Telegr & Teleph Corp <Ntt> | 絶縁ゲ−ト型薄膜トランジスタ及びその製法 |
| FR2685818A1 (fr) * | 1991-12-27 | 1993-07-02 | Samsung Electronics Co Ltd | Transistor a couches minces pour un dispositif formant memoire a semiconducteur et procede de fabrication de celui-ci. |
| CN111200024A (zh) * | 2018-11-20 | 2020-05-26 | 乐金显示有限公司 | 具有垂直结构的晶体管和电子装置 |
| KR20200059016A (ko) * | 2018-11-20 | 2020-05-28 | 엘지디스플레이 주식회사 | 수직 구조 트랜지스터 및 전자장치 |
| JP2020088378A (ja) * | 2018-11-20 | 2020-06-04 | エルジー ディスプレイ カンパニー リミテッド | 垂直構造トランジスタ及び電子装置 |
| EP3657550A3 (en) * | 2018-11-20 | 2020-08-12 | LG Display Co., Ltd. | Transistor having vertical structure and electric device comprising the same |
| US11177390B2 (en) | 2018-11-20 | 2021-11-16 | Lg Display Co., Ltd. | Transistor having vertical structure and electric device |
| CN111200024B (zh) * | 2018-11-20 | 2023-08-22 | 乐金显示有限公司 | 具有垂直结构的晶体管和电子装置 |
| US11777037B2 (en) | 2018-11-20 | 2023-10-03 | Lg Display Co., Ltd. | Transistor having vertical structure and electric device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0519831B2 (ja) | 1993-03-17 |
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