JPS60161672A - 薄膜トランジスタとその製造方法 - Google Patents
薄膜トランジスタとその製造方法Info
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- JPS60161672A JPS60161672A JP1801084A JP1801084A JPS60161672A JP S60161672 A JPS60161672 A JP S60161672A JP 1801084 A JP1801084 A JP 1801084A JP 1801084 A JP1801084 A JP 1801084A JP S60161672 A JPS60161672 A JP S60161672A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分析〕
本発明は、薄膜トランジスタ(TPT)、特にチャンネ
ル長の短いT F’Tとその製造方法に関する。
ル長の短いT F’Tとその製造方法に関する。
アモルファスSi(α−8i)f主に用いたTFTは、
製造温度が低いため、安価かつ大面積の電子装置例えば
液晶表示装置やイメージセンサへの応用が注目されてい
る。しかしながら、α−Biのキャリア移動度は単結晶
sjのそねに比し著しく低いためα−8i T F T
は高速動作、大電流WiA動に問題がある。これを改善
する一方法としてTPTのチャンネル長(L)を短くす
ることが挙げられるが、以下に説明する様に製造上問題
がある。第1図には従来のTPTの製造工程断面図が示
されている。第1図(α)は、ガラス、石英、セラミ・
ソクス等の絶縁物、Siや金属ウェハの表面を絶縁物で
コートしたもの等のいわゆる絶縁物基板10の表面Kf
fi1及び第2主電極領域(ソース及びドレイン1jF
@)1.2を形成した断面である。第1.第2主雷極領
域1゜2 FiAl 、 Or 、 Mo 、 W 、
T(+、 、 Mg等の金属や、不純物を多量に添加
した一a−8j膜(n” a−si 、p+a−8i
)等の低抵抗半導体膜や、これらの多層膜が用いらh、
通常フォトリングラフィによって形成される。
製造温度が低いため、安価かつ大面積の電子装置例えば
液晶表示装置やイメージセンサへの応用が注目されてい
る。しかしながら、α−Biのキャリア移動度は単結晶
sjのそねに比し著しく低いためα−8i T F T
は高速動作、大電流WiA動に問題がある。これを改善
する一方法としてTPTのチャンネル長(L)を短くす
ることが挙げられるが、以下に説明する様に製造上問題
がある。第1図には従来のTPTの製造工程断面図が示
されている。第1図(α)は、ガラス、石英、セラミ・
ソクス等の絶縁物、Siや金属ウェハの表面を絶縁物で
コートしたもの等のいわゆる絶縁物基板10の表面Kf
fi1及び第2主電極領域(ソース及びドレイン1jF
@)1.2を形成した断面である。第1.第2主雷極領
域1゜2 FiAl 、 Or 、 Mo 、 W 、
T(+、 、 Mg等の金属や、不純物を多量に添加
した一a−8j膜(n” a−si 、p+a−8i
)等の低抵抗半導体膜や、これらの多層膜が用いらh、
通常フォトリングラフィによって形成される。
第1図(b)は、α−8?、膜3を堆積後、パターニン
グした断面を示す。α−8i膜3の堆積は通常a−s4
:H合金になる様5jH4等のプラズマOVD、光CV
D等で行なわれるが、a−8i:Fも用いられることが
ある。第1図(c)は、ゲート絶縁膜4を堆積した後、
コンタクト開孔を行なった断面である。
グした断面を示す。α−8i膜3の堆積は通常a−s4
:H合金になる様5jH4等のプラズマOVD、光CV
D等で行なわれるが、a−8i:Fも用いられることが
ある。第1図(c)は、ゲート絶縁膜4を堆積した後、
コンタクト開孔を行なった断面である。
ゲート絶縁膜4はやはり、ブラズヤOVD、光CVD、
スパッタ等低温で堆積した酸化硅素(BiOx)膜や窒
化硅素(Riz Ny )膜等が用いられる。第1図(
めでは金属膜を堆積・パターニングして、ゲート電極5
、ソース・ドレイン配線21.22を形成した凹面で、
TPTとしての完成断面でもある。この構造例において
、短チャンネル化を行なうには第1図ら)の第1.第2
主電適領域1.2形成時の両領域の間隔りを短くする必
要がある。通常の光露光法においては、この間隔りはせ
いぜい1μmが限界で、それ以下は電子ビーム露光法等
が適用される。しかし、α−Bi T F Tの応用を
考えるとき、大面積にわたって上述の微細加工を歩留り
よく行なうのけ困難で、加工最少寸法や露光面積の面か
ら制限が生じる。第1図(d+の構造例に限らイゲート
電極がa−Si膜の下側にあり、ソース−ドレイン電極
がα−st膜の上側にある、いわゆる逆スタガー型にお
いても同様な問題がある。
スパッタ等低温で堆積した酸化硅素(BiOx)膜や窒
化硅素(Riz Ny )膜等が用いられる。第1図(
めでは金属膜を堆積・パターニングして、ゲート電極5
、ソース・ドレイン配線21.22を形成した凹面で、
TPTとしての完成断面でもある。この構造例において
、短チャンネル化を行なうには第1図ら)の第1.第2
主電適領域1.2形成時の両領域の間隔りを短くする必
要がある。通常の光露光法においては、この間隔りはせ
いぜい1μmが限界で、それ以下は電子ビーム露光法等
が適用される。しかし、α−Bi T F Tの応用を
考えるとき、大面積にわたって上述の微細加工を歩留り
よく行なうのけ困難で、加工最少寸法や露光面積の面か
ら制限が生じる。第1図(d+の構造例に限らイゲート
電極がa−Si膜の下側にあり、ソース−ドレイン電極
がα−st膜の上側にある、いわゆる逆スタガー型にお
いても同様な問題がある。
一方、短チャンネルT4Tとして縦型構造が提案されて
いるが、寄生容量や製造の困難さの点で問題がある。
いるが、寄生容量や製造の困難さの点で問題がある。
本発明は、微細加工技術を必要としないでも短チャンネ
ル化が容易にできるTPTの構造と、その製造方法を提
供するものである。チャンネル長は半導体薄膜の厚みで
決められる構造で、かつ横型T′FT構造を提供するこ
とを目的とし、しかし7その容易な製造方法も提供する
ものである。勺の結果、チャンネル長の制御性の容易な
特性のそろったTPTを提供する。
ル化が容易にできるTPTの構造と、その製造方法を提
供するものである。チャンネル長は半導体薄膜の厚みで
決められる構造で、かつ横型T′FT構造を提供するこ
とを目的とし、しかし7その容易な製造方法も提供する
ものである。勺の結果、チャンネル長の制御性の容易な
特性のそろったTPTを提供する。
以下に図面を用いて本発明を詳述する。第2図には、本
発明による短チャンネルTPTの製造工程例と構造例が
示されている。第2図(α)は、ガラス、石英、セラミ
+1クス、絶縁物コートされた半導体や金属等の絶縁物
基板10上に、ゲート電極5及びゲート絶縁膜4を形成
した状態を示す。ゲート電極5としては、At、 W、
Tc、Mo、Oγ等の金属やその硅化物やη+ 、
p” (1−8Z膜等の導電膜が用いられ、ゲート絶縁
膜4にはプラズマや光等を用いたOVDやスパ9り、蒸
着、イオンビーム等によるS?: Ox +SZ: r
; Ny等が用いられる。また、ゲート絶縁膜4として
他に金属の酸化膜やポリイミド系の絶縁膜も用いた例が
ある。第2図(b)にはソース会、たけドレインとなる
第1導電膜を含む第1主電極領域1を島状に形成した断
面を示す。第1主雷1極領域1の1つの端部け、ゲート
電極4の端部上またはゲート電極4上に設定される。第
2図(C)は、a−si膜3と第2導電膜2を連続して
堆積し、同一形状にパターニングしチャンネル領域と第
2主[i領域を形成した断面を示す。α−8i膜3及び
第2導電膜2け、第1主電極領域1と一部重畳し、同領
埴の伊1面及びゲート絶縁膜4cゲート電極5)上VC
延在している。a−sj膜3の属人け、第1主電極領域
1の島状高さより薄く1選ばれると共に、チャンネル長
を決定することになる、必要に応じては、第2導電膜2
のみをパターニングしα−8i膜3に対しては不要であ
る。第2図(d+には、必要に応じ絶縁膜6を全面に堆
積し、各領域のコンタクト開孔(ソース・ドレイン及び
ゲート)を行なった後、金属を堆積パターニングしてソ
ース・ドレイン配線21.22及びゲート配線ヲ行なっ
て完成した状態を示す。この例においてはチャンネル長
りは半導体薄膜3の厚みにほぼ等しくなり、厳密にいえ
ば第1主電極領域1の側面に堆積された半導体薄膜3の
属人に相当する。第1図の例では、第1主電極領域1の
側面は表面に対しほぼ垂直であるか、テーパーを設ける
ことも行なえる。
発明による短チャンネルTPTの製造工程例と構造例が
示されている。第2図(α)は、ガラス、石英、セラミ
+1クス、絶縁物コートされた半導体や金属等の絶縁物
基板10上に、ゲート電極5及びゲート絶縁膜4を形成
した状態を示す。ゲート電極5としては、At、 W、
Tc、Mo、Oγ等の金属やその硅化物やη+ 、
p” (1−8Z膜等の導電膜が用いられ、ゲート絶縁
膜4にはプラズマや光等を用いたOVDやスパ9り、蒸
着、イオンビーム等によるS?: Ox +SZ: r
; Ny等が用いられる。また、ゲート絶縁膜4として
他に金属の酸化膜やポリイミド系の絶縁膜も用いた例が
ある。第2図(b)にはソース会、たけドレインとなる
第1導電膜を含む第1主電極領域1を島状に形成した断
面を示す。第1主雷1極領域1の1つの端部け、ゲート
電極4の端部上またはゲート電極4上に設定される。第
2図(C)は、a−si膜3と第2導電膜2を連続して
堆積し、同一形状にパターニングしチャンネル領域と第
2主[i領域を形成した断面を示す。α−8i膜3及び
第2導電膜2け、第1主電極領域1と一部重畳し、同領
埴の伊1面及びゲート絶縁膜4cゲート電極5)上VC
延在している。a−sj膜3の属人け、第1主電極領域
1の島状高さより薄く1選ばれると共に、チャンネル長
を決定することになる、必要に応じては、第2導電膜2
のみをパターニングしα−8i膜3に対しては不要であ
る。第2図(d+には、必要に応じ絶縁膜6を全面に堆
積し、各領域のコンタクト開孔(ソース・ドレイン及び
ゲート)を行なった後、金属を堆積パターニングしてソ
ース・ドレイン配線21.22及びゲート配線ヲ行なっ
て完成した状態を示す。この例においてはチャンネル長
りは半導体薄膜3の厚みにほぼ等しくなり、厳密にいえ
ば第1主電極領域1の側面に堆積された半導体薄膜3の
属人に相当する。第1図の例では、第1主電極領域1の
側面は表面に対しほぼ垂直であるか、テーパーを設ける
ことも行なえる。
第3図には、本発明によるTPTの他の構造例が示され
ている。この例では、第1主電極領域1は、第1導電膜
としてのn+α−Si膜11と金属膜101及び絶縁膜
61から成り、第1導電膜と第2導電膜2間のリーク電
流、容量の減少に有効である。さらに、筑1主電極領域
1の島状高さもかせいでいる。
ている。この例では、第1主電極領域1は、第1導電膜
としてのn+α−Si膜11と金属膜101及び絶縁膜
61から成り、第1導電膜と第2導電膜2間のリーク電
流、容量の減少に有効である。さらに、筑1主電極領域
1の島状高さもかせいでいる。
第4図には、本発明によるTPTの他の構造例が示され
ている。この例では、第2図(ぬ及びM3図に示した例
における第1導電膜と第2導電膜2間の容量もしくはリ
ーク電流をさらに減少するため、第1主電極領域1と第
2導電膜(第2主電極領域)2の重畳部をなくした構造
を有している。
ている。この例では、第2図(ぬ及びM3図に示した例
における第1導電膜と第2導電膜2間の容量もしくはリ
ーク電流をさらに減少するため、第1主電極領域1と第
2導電膜(第2主電極領域)2の重畳部をなくした構造
を有している。
さらに、第1主電極領域1け下側に金属膜101、ヒ側
Kn+α−8i嗅11があり、第2主電極領域は下側に
n+α−8i膜12、上側に金属膜102がある例をも
示している。第4図の構造例は、第5図に示す製造工程
例が適している。第5図(α)は、基板1゜上にゲート
電極5、ゲート絶縁膜4、島状の第1主電極領域1を形
成後、全面にα−sj膜3、第2導電[2を堆積し、さ
らに全面に塗布絶縁膜7をコートし表面を平滑化した断
面状態を示干。塗布絶縁膜7としては、レジスト、塗布
酸化膜、ポリイミド系絶縁膜が用いられる。しかる後、
全面を少なくとも塗布絶縁膜7、筑2導雷膜2に対しほ
ぼ等しいエッチ速度でエッチする。望ましく、ツ、この
エッチけα−8i膜3、第1主電極領域1゛内の最上層
(この例でけn+α−si膜11)に対してもほぼ同t
:エッチ速朋を有することが表面平滑化に有効である。
Kn+α−8i嗅11があり、第2主電極領域は下側に
n+α−8i膜12、上側に金属膜102がある例をも
示している。第4図の構造例は、第5図に示す製造工程
例が適している。第5図(α)は、基板1゜上にゲート
電極5、ゲート絶縁膜4、島状の第1主電極領域1を形
成後、全面にα−sj膜3、第2導電[2を堆積し、さ
らに全面に塗布絶縁膜7をコートし表面を平滑化した断
面状態を示干。塗布絶縁膜7としては、レジスト、塗布
酸化膜、ポリイミド系絶縁膜が用いられる。しかる後、
全面を少なくとも塗布絶縁膜7、筑2導雷膜2に対しほ
ぼ等しいエッチ速度でエッチする。望ましく、ツ、この
エッチけα−8i膜3、第1主電極領域1゛内の最上層
(この例でけn+α−si膜11)に対してもほぼ同t
:エッチ速朋を有することが表面平滑化に有効である。
エッチ途中工程で、第2導雷膜2の第1主電極領域1上
を除去した状態を第5図(b)K第1主電極領域1まで
露出し塗布絶縁膜7を除去した状態を第5図(c)に示
す。この例では、第2導電膜2及びα−8i嘆3の合訂
厚みは、島状第1主電極領域1の高さ以下に選ばれてい
る。全面工・ノチは、例えば第2導電膜2としてMo膜
102とn+α−Bi膜12から成る2層膜、塗布絶縁
膜7としてレジスト、第1主電極領域1の最上層にn+
α−sj嘆11を使用したときKは、OF4+02 、
E”Fa +OF4+02等を用いたプラズマエッチ
や反応性イオンビームで行なえる。その他、材料によっ
て工・ソチ速度差の小さいイオンエッチやスパツタエヅ
チも適用できる。第5図の例では、第1主電極領域1
tri n”a −Si膜11と金属膜101の2層膜
について示したが、絶縁膜ft挿入することも、Pa、
−8i膜を用いることも可能である。第2導電膜2とし
ても他の金属が使えることは勿論である。第5図(c)
の状態の後、必要により絶縁膜を堆積コンタクト開孔、
配線を行なって第4図のTPTが完成するわけである。
を除去した状態を第5図(b)K第1主電極領域1まで
露出し塗布絶縁膜7を除去した状態を第5図(c)に示
す。この例では、第2導電膜2及びα−8i嘆3の合訂
厚みは、島状第1主電極領域1の高さ以下に選ばれてい
る。全面工・ノチは、例えば第2導電膜2としてMo膜
102とn+α−Bi膜12から成る2層膜、塗布絶縁
膜7としてレジスト、第1主電極領域1の最上層にn+
α−sj嘆11を使用したときKは、OF4+02 、
E”Fa +OF4+02等を用いたプラズマエッチ
や反応性イオンビームで行なえる。その他、材料によっ
て工・ソチ速度差の小さいイオンエッチやスパツタエヅ
チも適用できる。第5図の例では、第1主電極領域1
tri n”a −Si膜11と金属膜101の2層膜
について示したが、絶縁膜ft挿入することも、Pa、
−8i膜を用いることも可能である。第2導電膜2とし
ても他の金属が使えることは勿論である。第5図(c)
の状態の後、必要により絶縁膜を堆積コンタクト開孔、
配線を行なって第4図のTPTが完成するわけである。
必要によっては、第5図(b)の状態でエツチングを終
了し、TPTを完成することもできる。
了し、TPTを完成することもできる。
以上の様に、本発明によれば、例えば1μm以下の微細
バターニング技術を必要とせずに、α−si膜6のJ!
入を制御してチャンネル長の制御されたTPTが実現で
きる。一般的にα−Bi膜3の厚み制御は精度良く行な
えるので、特性のそろったTFTが得られる。
バターニング技術を必要とせずに、α−si膜6のJ!
入を制御してチャンネル長の制御されたTPTが実現で
きる。一般的にα−Bi膜3の厚み制御は精度良く行な
えるので、特性のそろったTFTが得られる。
本発明について、a−8i T F Tを中心に例を述
べてきたが、半導体薄膜は6に限らず他の材料について
も、またアモルファスに限らず多結晶やビームアニール
による結晶化膜についても適用される。本発明により、
高速動作可能なTF’Tが容易に得られるので、TPT
の応用分野を著しく拡げその1秦的意義は大きい。
べてきたが、半導体薄膜は6に限らず他の材料について
も、またアモルファスに限らず多結晶やビームアニール
による結晶化膜についても適用される。本発明により、
高速動作可能なTF’Tが容易に得られるので、TPT
の応用分野を著しく拡げその1秦的意義は大きい。
第1図(izl〜(d)け従来のTPT製造工程例に沿
った断面図、第2図(α)〜(d)は本発明によるTP
Tの製造工程例に沿った断面図。第3図及び第4図は本
発明によるTIFTの構造例。第5図(ハ))〜(C)
は第4図のTPTの製造工程に沿った断面図である。 1・・第1主電極領域 2・・942主電極領域(第2導電膜)3・・α−8i
膜 4・・ゲート絶縁膜5・・ゲート電極 6・・絶縁
膜 7・・塗布絶縁膜 10・・基板 以 上 第1図
った断面図、第2図(α)〜(d)は本発明によるTP
Tの製造工程例に沿った断面図。第3図及び第4図は本
発明によるTIFTの構造例。第5図(ハ))〜(C)
は第4図のTPTの製造工程に沿った断面図である。 1・・第1主電極領域 2・・942主電極領域(第2導電膜)3・・α−8i
膜 4・・ゲート絶縁膜5・・ゲート電極 6・・絶縁
膜 7・・塗布絶縁膜 10・・基板 以 上 第1図
Claims (1)
- 【特許請求の範囲】 (1)少なくとも表面が絶縁物である基板と、該基板上
忙形成さね、たゲート電極と、該ゲート電極ヲ杉うて形
成さhたゲート絶縁膜と、ゲート絶縁膜を介して前記ゲ
ート覆極上の一部に重畳して形成された島状で、導電膜
を少なくとも一部に含む第1主wWI領域と、第1主電
極領域の側面及びゲート絶縁膜上に延在し、前記島状の
第1主電極領域の、へさより薄い厚さを有する半導体薄
膜と、該半導体薄膜をはさんで前記第1主電極領域の側
面に対向し、かつ前記半導体薄膜上に延在した第2主電
極領域とから成り、チャンネル長が前記半導体薄膜の厚
みできめられたことを特徴とする薄膜トランジスタ。 (2) 少なくとも前記半導体薄膜が前記第1主電極領
域上の一部にも延在することを特徴とする特許請求の範
囲第1項記載の薄膜トランジスタ。 (5) 前記第1主電極領域である島状領域の最上層で
絶縁膜であり、前記半導体薄膜が前記第1主電極領域内
の導電膜に前記島状領域の側面で直接機することを特徴
とする特許請求の範囲第2項記載の薄膜トランジスタ、 (4) 少なくとも表面が絶縁物である基板上にゲート
電極を形成する第1工程と、該ゲート電極を被ってゲー
ト絶縁膜を形成する第2工程と、前記ゲート絶縁膜上で
平面的に前記ゲート電極の一部に重畳して、第1導電膜
を少なくとも一部に含む島状の第1主電極傾城を形成す
る第3工程と、全面に前記島状の第1主電極領域の高さ
より薄い厚みを有する半導体薄膜を堆積する第4工程と
、前記半導体薄膜Hの全面に第2導電膜を堆積する第5
工程と、前記第1主電極領域上に重畳する前記第2導雷
膜の少fc (とも一部を除去し、前記第2導電膜を第
2主電極領域となす第6エ稈とから成る薄膜トランジス
タの製造方法。 (5) 前記第6エ程において、第2導電嘆の除去後回
−考状1(半導体薄膜を除去すること?[徴とする特許
請求の範囲第4項記載の薄膜トランジスタの製造方法。 (6) 前記第6エ穆が、前記第2導電膜上に塗布絶縁
膜上に塗布し表面を平滑化する第1付加工程と少なくと
も前記塗布絶縁膜と前記第2導電膜に対しほぼ同じエッ
チ速度を有するエツチングを全面に施し、前記第1主電
極領域上に重畳した前記第2導電膜を少なくと′も除去
する第2付加工程より成る特許請求の範囲第4項記載の
薄膜トランジスタの製造方法。 (7) 前記第4かび第5工程で堆積した半導体薄膜と
第2導電嘆の合計厚みが前記島状の第1主電極領域高さ
より薄くなし、前記第6エ程の@2付加工程で少なくと
も前記塗布絶縁膜、第2導電膜、半導体薄膜に対しほぼ
同じエッチ速度で、前記第1主電極領域が露出するまで
エツチングを施すことf特徴とする特許請求の範囲第6
項記載の薄膜トランジスタの製造方法、
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1801084A JPS60161672A (ja) | 1984-02-02 | 1984-02-02 | 薄膜トランジスタとその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1801084A JPS60161672A (ja) | 1984-02-02 | 1984-02-02 | 薄膜トランジスタとその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60161672A true JPS60161672A (ja) | 1985-08-23 |
Family
ID=11959703
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1801084A Pending JPS60161672A (ja) | 1984-02-02 | 1984-02-02 | 薄膜トランジスタとその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60161672A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63164469A (ja) * | 1986-12-26 | 1988-07-07 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ |
WO2003058723A1 (fr) * | 2001-12-28 | 2003-07-17 | National Institute Of Advanced Industrial Science And Technology | Transistor a film mince organique et son procede de fabrication |
JP2005277017A (ja) * | 2004-03-24 | 2005-10-06 | National Institute Of Advanced Industrial & Technology | 有機薄膜トランジスタ |
JPWO2005018003A1 (ja) * | 2003-08-19 | 2007-11-01 | 株式会社イデアルスター | 線状素子 |
JP2013115111A (ja) * | 2011-11-25 | 2013-06-10 | Hitachi Ltd | 酸化物半導体装置およびその製造方法 |
-
1984
- 1984-02-02 JP JP1801084A patent/JPS60161672A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2003058723A1 (fr) * | 2001-12-28 | 2003-07-17 | National Institute Of Advanced Industrial Science And Technology | Transistor a film mince organique et son procede de fabrication |
US7138682B2 (en) | 2001-12-28 | 2006-11-21 | National Institute Of Advanced Industrial Science And Technology | Organic thin-film transistor and method of manufacturing the same |
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