JPS60186042A - セラミツクパツケ−ジ - Google Patents
セラミツクパツケ−ジInfo
- Publication number
- JPS60186042A JPS60186042A JP59040450A JP4045084A JPS60186042A JP S60186042 A JPS60186042 A JP S60186042A JP 59040450 A JP59040450 A JP 59040450A JP 4045084 A JP4045084 A JP 4045084A JP S60186042 A JPS60186042 A JP S60186042A
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- JP
- Japan
- Prior art keywords
- ceramic
- glass
- bonding
- area
- increase
- Prior art date
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- Pending
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
- H01L23/15—Ceramic or glass substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路の如き半導体素子な塔載収納するセラ
ミックパッケージに関するものである0 。
ミックパッケージに関するものである0 。
従来セラミックパッケージとして広く使用されているサ
ーディツプ型のパッケージはガラス封止が行なわれてい
るが、このパッケージを強度の面から考察すると、サー
ディツプの場合、最も弱い所はガラス封着個所で、これ
にはガラス自身の強度とガラス°セラミック間の結合力
、ガラス°リード間の結合力が問題となるが、本発明に
於てはガラス・セラミック間の接着が全体的な強さに関
係することに着目してなされたものである。即ち本発明
ではセラミックの接合面に1μrn−100μ簿の大き
さの凹凸を設けることによシ、従来の7ラツト状の接合
面をガラス封止するのとは異なシ、ガ2ス°セラミック
間の結合力を高めたガラス封止を行なうものである。
ーディツプ型のパッケージはガラス封止が行なわれてい
るが、このパッケージを強度の面から考察すると、サー
ディツプの場合、最も弱い所はガラス封着個所で、これ
にはガラス自身の強度とガラス°セラミック間の結合力
、ガラス°リード間の結合力が問題となるが、本発明に
於てはガラス・セラミック間の接着が全体的な強さに関
係することに着目してなされたものである。即ち本発明
ではセラミックの接合面に1μrn−100μ簿の大き
さの凹凸を設けることによシ、従来の7ラツト状の接合
面をガラス封止するのとは異なシ、ガ2ス°セラミック
間の結合力を高めたガラス封止を行なうものである。
本発明をその実施例について図面を参照しつつ説明する
と以下のとお多である。
と以下のとお多である。
第1図はサーディツグタイプのパッケージの基本構成を
示す分解斜視図で、セラミック基体1とセラミック蓋体
2との間に、リードフレーム3を挾んでセラミック基体
1の上面とセラミック蓋体2の下面とにガラスを塗シ封
止したものであつ旭又、第2図はLより封止パッケージ
の構成例を示す分解斜視図で、パッケージ本体4のガラ
ス封止面5にセラミック蓋体6を、ガラスによって封止
するもので、ガラス封止面にはり−ド7レーム等はアッ
センブリされずに、パッケージ本体にセラミックLより
が直接ガラスによって接着される形式%式% 本発明は上記第1図、第2図に示したようなパッケージ
な形成するガラス封着部分に改良を加え。
示す分解斜視図で、セラミック基体1とセラミック蓋体
2との間に、リードフレーム3を挾んでセラミック基体
1の上面とセラミック蓋体2の下面とにガラスを塗シ封
止したものであつ旭又、第2図はLより封止パッケージ
の構成例を示す分解斜視図で、パッケージ本体4のガラ
ス封止面5にセラミック蓋体6を、ガラスによって封止
するもので、ガラス封止面にはり−ド7レーム等はアッ
センブリされずに、パッケージ本体にセラミックLより
が直接ガラスによって接着される形式%式% 本発明は上記第1図、第2図に示したようなパッケージ
な形成するガラス封着部分に改良を加え。
セラミックの接合面に1μrIL〜100μmの凹凸を
設けてガラス封着するがその一例を第3図によシ示せば
、第3図はセラミック基体のガラス封着面の構造例、を
示し、げ)はその部分正面図で、セラミック基体1の接
合面に細長い紡錘状の溝8が複数個設けられておシこの
面を利用してガラス封着することによりガラスとセラミ
ックの接着強度を高めるものである。
設けてガラス封着するがその一例を第3図によシ示せば
、第3図はセラミック基体のガラス封着面の構造例、を
示し、げ)はその部分正面図で、セラミック基体1の接
合面に細長い紡錘状の溝8が複数個設けられておシこの
面を利用してガラス封着することによりガラスとセラミ
ックの接着強度を高めるものである。
(ロ)は前記溝部の拡大断面図例で、セラミック基体の
上面に深さり1例えば50μm程度、幅a、1μ席〜1
00μmの溝8が設けられている。9は封止用ガラス層
を示す。
上面に深さり1例えば50μm程度、幅a、1μ席〜1
00μmの溝8が設けられている。9は封止用ガラス層
を示す。
なおこれに接合する側の接合面も同様な構造とすること
によシ接合強度を一層高めることができる。
によシ接合強度を一層高めることができる。
なお溝の形状及び寸法は第3図に示したものに限定され
るものではなく、又溝に代えて凸起でもよい−8 本発明は上述のようにセラミックの接合面に1μmyL
〜100μmの大きさの凹凸をつけてガラス封着するも
のであるから、この凹凸によってセラミック基体の接合
部分の表面積が凹凸による面積増加部分だけ増加したこ
とになシ、この面積増加によつそガラス°セラミック間
の結合力が増大し、封着効果を高めるものである。
るものではなく、又溝に代えて凸起でもよい−8 本発明は上述のようにセラミックの接合面に1μmyL
〜100μmの大きさの凹凸をつけてガラス封着するも
のであるから、この凹凸によってセラミック基体の接合
部分の表面積が凹凸による面積増加部分だけ増加したこ
とになシ、この面積増加によつそガラス°セラミック間
の結合力が増大し、封着効果を高めるものである。
なおこの凹凸は本発明者の検討の結果1μm〜100μ
扉の範囲が適当であル、1μm未満では有効表面積の増
加につながらず又、100μmを越えた場合には、ガラ
ス自身の強度との関連で、それ程有効表面積の増加つま
ル両者の接合強度の増加にはならない。
扉の範囲が適当であル、1μm未満では有効表面積の増
加につながらず又、100μmを越えた場合には、ガラ
ス自身の強度との関連で、それ程有効表面積の増加つま
ル両者の接合強度の増加にはならない。
次に本発明による試作品と、従来のようにフラットな表
面のセラミック基板(現行品)のそれぞれに同一のガラ
ス封着剤を重ねてトルク強度を測定したところ下表のと
おシである。
面のセラミック基板(現行品)のそれぞれに同一のガラ
ス封着剤を重ねてトルク強度を測定したところ下表のと
おシである。
これによれば接着面積の増加分(試料では5チ)に応じ
強度は5%増加した。このことはもつと面積を増大する
ように多数の溝を設けることによシ強度を高め得ること
が示されている。
強度は5%増加した。このことはもつと面積を増大する
ように多数の溝を設けることによシ強度を高め得ること
が示されている。
なお本発明の実施に当ってはサーディツプ以外のガラス
封止、例えば第2図の如きLより封止の場合には封止面
積が極めて小さいので、本発明のように溝を設けること
により実効面積を増大し、カラス封止の効果を大いに発
揮することができる。
封止、例えば第2図の如きLより封止の場合には封止面
積が極めて小さいので、本発明のように溝を設けること
により実効面積を増大し、カラス封止の効果を大いに発
揮することができる。
第1図はセラミックパッケージのうちサーディツプ型の
パッケージの一例の分解斜視図、第2図LID封止の一
例の分解斜視図、第5図は本発明におりるガラス封着面
の一例を示しくイ)は一部正面図(#は凹凸部分の一例
の拡大断面図である。 1:セラミック基体 2:セラミック蓋体 3:リード
フレーム 4:パッケージ本体 5ニガラス封止面 6
:セラミック蓋体 7:セラミック基体 8:溝 9:
封止用ガラス 代理人 弁理士 竹 内 守 第1図
パッケージの一例の分解斜視図、第2図LID封止の一
例の分解斜視図、第5図は本発明におりるガラス封着面
の一例を示しくイ)は一部正面図(#は凹凸部分の一例
の拡大断面図である。 1:セラミック基体 2:セラミック蓋体 3:リード
フレーム 4:パッケージ本体 5ニガラス封止面 6
:セラミック蓋体 7:セラミック基体 8:溝 9:
封止用ガラス 代理人 弁理士 竹 内 守 第1図
Claims (1)
- ガラス封着を行なうセラミックパッケージに於て、セラ
ミックの接合面に1μrIL〜100μmの大きさの凹
凸を設けてガラス封着したことを特徴とするセラミック
パッケージ
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59040450A JPS60186042A (ja) | 1984-03-05 | 1984-03-05 | セラミツクパツケ−ジ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59040450A JPS60186042A (ja) | 1984-03-05 | 1984-03-05 | セラミツクパツケ−ジ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60186042A true JPS60186042A (ja) | 1985-09-21 |
Family
ID=12580973
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59040450A Pending JPS60186042A (ja) | 1984-03-05 | 1984-03-05 | セラミツクパツケ−ジ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60186042A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4937653A (en) * | 1988-07-21 | 1990-06-26 | American Telephone And Telegraph Company | Semiconductor integrated circuit chip-to-chip interconnection scheme |
-
1984
- 1984-03-05 JP JP59040450A patent/JPS60186042A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4937653A (en) * | 1988-07-21 | 1990-06-26 | American Telephone And Telegraph Company | Semiconductor integrated circuit chip-to-chip interconnection scheme |
USRE35119E (en) * | 1988-07-21 | 1995-12-12 | At&T Corp. | Textured metallic compression bonding |
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