JPS60182292A - デイジタルトランク方式 - Google Patents
デイジタルトランク方式Info
- Publication number
- JPS60182292A JPS60182292A JP3601384A JP3601384A JPS60182292A JP S60182292 A JPS60182292 A JP S60182292A JP 3601384 A JP3601384 A JP 3601384A JP 3601384 A JP3601384 A JP 3601384A JP S60182292 A JPS60182292 A JP S60182292A
- Authority
- JP
- Japan
- Prior art keywords
- digital
- signal path
- signaling
- signal
- digital circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/18—Time-division multiplex systems using frequency compression and subsequent expansion of the individual signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Interface Circuits In Exchanges (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は複数の通話チャンネルを収容するディジタルト
ランクに係り、特にＰＣ’Ｍ −２４Ｂ方式のディジタ
ル回線を時分割交換機に接続するために好適なディジタ
ルトランク方式に関する。
ランクに係り、特にＰＣ’Ｍ −２４Ｂ方式のディジタ
ル回線を時分割交換機に接続するために好適なディジタ
ルトランク方式に関する。
時分割交換機にＰＣＭ −２４Ｂ方式ディジタル回線を
接続するための従来例を第１図に示す。第１図はｃｃｒ
ＴＴ、の２０４８ｋｂｐｓディジタル回線４０を収容す
るディジタルトランク１が２０４８ｋｂｐｓのディジタ
ルハイウェイ２０を介してディジタル通話路網２に接続
されている時分割交換機にＰＣＭ−２４Ｂ方式の１５４
４ｋｂｐｓディジタル回線１０を接続する場合を示す。
接続するための従来例を第１図に示す。第１図はｃｃｒ
ＴＴ、の２０４８ｋｂｐｓディジタル回線４０を収容す
るディジタルトランク１が２０４８ｋｂｐｓのディジタ
ルハイウェイ２０を介してディジタル通話路網２に接続
されている時分割交換機にＰＣＭ−２４Ｂ方式の１５４
４ｋｂｐｓディジタル回線１０を接続する場合を示す。
ここでディジタル回線１０は２４通話チャンネルを有し
、ディジタル回線４０は５０通話チャンネルを有してい
るため、従来多ｌＫ換装置４を介して５本のディジタル
回線１０と４本のディジタル回ｉ４０’ｉ１組として１
２０通話分を多重変換している。そのため多Ｎ変換装置
４１．。
、ディジタル回線４０は５０通話チャンネルを有してい
るため、従来多ｌＫ換装置４を介して５本のディジタル
回線１０と４本のディジタル回ｉ４０’ｉ１組として１
２０通話分を多重変換している。そのため多Ｎ変換装置
４１．。
は通話チャンネルの変換と、シグナリングフォーマット
変換、フレーム構成変換等が必要となり、ハード量が多
く、かつ制御の複雑な装置となっており、通話チャンネ
ル数の少ない局においては不経済なシステム構成である
。また多重。
変換、フレーム構成変換等が必要となり、ハード量が多
く、かつ制御の複雑な装置となっており、通話チャンネ
ル数の少ない局においては不経済なシステム構成である
。また多重。
変換装ｆｋ４の障害により、それに収容される全通話チ
ャンネルが影ｑＩｌを受けるため、信頼度を゛低下させ
ている。
ャンネルが影ｑＩｌを受けるため、信頼度を゛低下させ
ている。
本発明の目的は、ディジタル回線の通話チャンネル数が
少ない局においてＰＧＭ −２４Ｂ方式ディジタル回線
を２０４８ｋｂｐｓデイジタルハイウエイを基本とする
時分割交換機に収容するために経済的かつ制御の容易で
信頼度の高い方式を提供することにある。
少ない局においてＰＧＭ −２４Ｂ方式ディジタル回線
を２０４８ｋｂｐｓデイジタルハイウエイを基本とする
時分割交換機に収容するために経済的かつ制御の容易で
信頼度の高い方式を提供することにある。
本発明はＰＣＭ −２４Ｂ方式１５４４ｋｂｐｓディジ
タル回線と２０４８ｋｂｐｓデイジタルハイウエイを対
応させ、両者の中間にディジタルトランクを設け、この
ディジタルトランクでＰＣＭ −２４Ｂ方式１５４４ｋ
ｂｐｓの通話チャンネルを２０４８ｋｂｐｓデイジタル
ハイウエイの同一通話チャンネルに対応させて速度変換
し、シグナリングはこのディジタルトランクにプロセッ
サよりアクセスして授受することを特徴とする。
タル回線と２０４８ｋｂｐｓデイジタルハイウエイを対
応させ、両者の中間にディジタルトランクを設け、この
ディジタルトランクでＰＣＭ −２４Ｂ方式１５４４ｋ
ｂｐｓの通話チャンネルを２０４８ｋｂｐｓデイジタル
ハイウエイの同一通話チャンネルに対応させて速度変換
し、シグナリングはこのディジタルトランクにプロセッ
サよりアクセスして授受することを特徴とする。
以下、本発明の一実施例を第２図乃至第４図により説明
する。第２図は本発明の一実施例の中継方式図であ７）
。ＰＣＭ −２４Ｂ方式１５４４ｋｂｐｓディジタル回
線１０はディジタルトランク５に収容され、２０４８ｋ
ｂｐｓデイジタルハイウエイ２０を介してディジタル通
話路網２に接続されており、通話チャンネルの接続が可
能となっている。
する。第２図は本発明の一実施例の中継方式図であ７）
。ＰＣＭ −２４Ｂ方式１５４４ｋｂｐｓディジタル回
線１０はディジタルトランク５に収容され、２０４８ｋ
ｂｐｓデイジタルハイウエイ２０を介してディジタル通
話路網２に接続されており、通話チャンネルの接続が可
能となっている。
一方、シグナリングはプロセッサー５から信号路５０を
介してディジタルトランク５に直接アクセスすることで
授受できる。第５図は第２図のディジタル回線１０とデ
ィジタルハイウェイ２０との間の通話チャンネルの対応
を示す。ここで互いに同一チャンネル番号が対応してい
るため、ディジタルハイウェイ２０においてはＣＨ２４
乃至ＣＨ３１の８チヤンネルが未使用となる。第４図は
第２図のディジタルトランク５の内部構成のブロック図
である。ディジタルハイウェイ２０の下り信号路２００
の各通話チャンネルは速度変換部５００で２０４８ｋｂ
ｐｓから１５４４ｋｂｐｓに速度変換されて送信同期回
路部５０１に入力され、プロセッサー５より信号路５０
の送信信号路５００を介して信号送信部５０２に入力さ
れた送信シグナリングと送信同期回路部５０１で合成さ
れ、ＰＬ’Ｍ −２４Ｂ方式のフォーマットでユニポー
ラ、バイポーラ変換部５０５を介して１５４４ｋｂｐｓ
ディジタル回線１０の下り信号路１００に送出される。
介してディジタルトランク５に直接アクセスすることで
授受できる。第５図は第２図のディジタル回線１０とデ
ィジタルハイウェイ２０との間の通話チャンネルの対応
を示す。ここで互いに同一チャンネル番号が対応してい
るため、ディジタルハイウェイ２０においてはＣＨ２４
乃至ＣＨ３１の８チヤンネルが未使用となる。第４図は
第２図のディジタルトランク５の内部構成のブロック図
である。ディジタルハイウェイ２０の下り信号路２００
の各通話チャンネルは速度変換部５００で２０４８ｋｂ
ｐｓから１５４４ｋｂｐｓに速度変換されて送信同期回
路部５０１に入力され、プロセッサー５より信号路５０
の送信信号路５００を介して信号送信部５０２に入力さ
れた送信シグナリングと送信同期回路部５０１で合成さ
れ、ＰＬ’Ｍ −２４Ｂ方式のフォーマットでユニポー
ラ、バイポーラ変換部５０５を介して１５４４ｋｂｐｓ
ディジタル回線１０の下り信号路１００に送出される。
一方、１５４４ｋｂｐｓディジタル回線１０の上り信号
路１０１ より受信した通話チャンネルは、バイポーラ
、ユニポーラ変換部５１０を介してエラスティックメモ
リ部５１１に入力されてフレームの位相合せを行なうと
ともに、受信同期回路部５１５で同期チェックを行ない
、信号受信部５１４でシグナリングの受信を行なう。さ
らに通話チャンネルは速度変換部５１２で１５４４ｋｂ
ｐｓから２０４８ｋｂｐｓに速度変換され、ディジタル
ハイウェイ２０の上り信号路２０１に送出され、受信シ
グナリングは信号受信部５１４から信号路５０の受信信
号路５０１を介してプロセッサー５のアクセスにより送
出される。この様に本実施例によれば、通話チャンネル
の変換やシグナリングの変換を必要とせずに、速度変換
のみでＰＧＭ −２４Ｂ方式１５４４ｋｂｐｓディジタ
ル回線１０を２０４８ｋｂｐｓデイジタルノ−イウエイ
２０を介してディジタル通話路網２に接続できる。
路１０１ より受信した通話チャンネルは、バイポーラ
、ユニポーラ変換部５１０を介してエラスティックメモ
リ部５１１に入力されてフレームの位相合せを行なうと
ともに、受信同期回路部５１５で同期チェックを行ない
、信号受信部５１４でシグナリングの受信を行なう。さ
らに通話チャンネルは速度変換部５１２で１５４４ｋｂ
ｐｓから２０４８ｋｂｐｓに速度変換され、ディジタル
ハイウェイ２０の上り信号路２０１に送出され、受信シ
グナリングは信号受信部５１４から信号路５０の受信信
号路５０１を介してプロセッサー５のアクセスにより送
出される。この様に本実施例によれば、通話チャンネル
の変換やシグナリングの変換を必要とせずに、速度変換
のみでＰＧＭ −２４Ｂ方式１５４４ｋｂｐｓディジタ
ル回線１０を２０４８ｋｂｐｓデイジタルノ−イウエイ
２０を介してディジタル通話路網２に接続できる。
本発明によれば、ＰｅＭ −２４Ｂ方式１５４４ｋｂｐ
ｓディジタル回線を多重変換装置を必要とせずに２０４
８ｋｂｐｓデイジタルハイウエイを介してディジタル通
話路網に収容で診るため、経済的であり、かつ信頼度が
向上するという効果がある。
ｓディジタル回線を多重変換装置を必要とせずに２０４
８ｋｂｐｓデイジタルハイウエイを介してディジタル通
話路網に収容で診るため、経済的であり、かつ信頼度が
向上するという効果がある。
第１図は従来方式の中継方式図、第２図は本発明の一実
施例を示す中継方式図、第５図は第２図のディジタル回
線１０とディジタルハイウェイ２０の通話チャンネル対
応を示す図、第４図は第２図のディジタルトランク５の
構成を示すブロック図である。 ５・・・ディジタルトランク、１０・・・ＰＣＭ −２
４Ｂ方式１５４４ｋｂｐａディジタル回線、２０・・・
２０４８ｋｂｐｓデイジタルハイウエイ、５００．５１
２・・・速度変換部、５０１・・・送信同期回路部、５
０２・・・信号送信部、５０５・・・ユニポーラ、バイ
ポーラ変換部、５１０・・・バイポーラ、ユニポーラ変
換部、５１１・・・エラスティックメそり部、５１５・
・・受信同期回路部、５１４・・・信号受信部。 ｒへ
１゜ ！５３Ｉｉ！］ （Ｓ肺〕 第４閃
施例を示す中継方式図、第５図は第２図のディジタル回
線１０とディジタルハイウェイ２０の通話チャンネル対
応を示す図、第４図は第２図のディジタルトランク５の
構成を示すブロック図である。 ５・・・ディジタルトランク、１０・・・ＰＣＭ −２
４Ｂ方式１５４４ｋｂｐａディジタル回線、２０・・・
２０４８ｋｂｐｓデイジタルハイウエイ、５００．５１
２・・・速度変換部、５０１・・・送信同期回路部、５
０２・・・信号送信部、５０５・・・ユニポーラ、バイ
ポーラ変換部、５１０・・・バイポーラ、ユニポーラ変
換部、５１１・・・エラスティックメそり部、５１５・
・・受信同期回路部、５１４・・・信号受信部。 ｒへ
１゜ ！５３Ｉｉ！］ （Ｓ肺〕 第４閃
Claims (1)
- ２０４８ｋｂｐｓデイジタルハイウエイを収容するディ
ジタル通話路網を有する時分割交換機において、２０４
８ｋｂｐＳ −１５４４ｋｂｐＳ速度変換部とＰＣＭ
−２４Ｂ方式ディジタルインタフェースを有するディジ
タルトランクを上記ディジタルハイウェイ対応に設けた
ことを特徴とするディジタルトランク方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3601384A JPS60182292A (ja) | 1984-02-29 | 1984-02-29 | デイジタルトランク方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3601384A JPS60182292A (ja) | 1984-02-29 | 1984-02-29 | デイジタルトランク方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60182292A true JPS60182292A (ja) | 1985-09-17 |
Family
ID=12457862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3601384A Pending JPS60182292A (ja) | 1984-02-29 | 1984-02-29 | デイジタルトランク方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60182292A (ja) |
-
1984
- 1984-02-29 JP JP3601384A patent/JPS60182292A/ja active Pending
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