JPS60182292A - デイジタルトランク方式 - Google Patents
デイジタルトランク方式Info
- Publication number
- JPS60182292A JPS60182292A JP3601384A JP3601384A JPS60182292A JP S60182292 A JPS60182292 A JP S60182292A JP 3601384 A JP3601384 A JP 3601384A JP 3601384 A JP3601384 A JP 3601384A JP S60182292 A JPS60182292 A JP S60182292A
- Authority
- JP
- Japan
- Prior art keywords
- digital
- signal path
- signaling
- signal
- digital circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/18—Time-division multiplex systems using frequency compression and subsequent expansion of the individual signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Interface Circuits In Exchanges (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は複数の通話チャンネルを収容するディジタルト
ランクに係り、特にPC’M −24B方式のディジタ
ル回線を時分割交換機に接続するために好適なディジタ
ルトランク方式に関する。
ランクに係り、特にPC’M −24B方式のディジタ
ル回線を時分割交換機に接続するために好適なディジタ
ルトランク方式に関する。
時分割交換機にPCM −24B方式ディジタル回線を
接続するための従来例を第1図に示す。第1図はccr
TT、の2048kbpsディジタル回線40を収容す
るディジタルトランク1が2048kbpsのディジタ
ルハイウェイ20を介してディジタル通話路網2に接続
されている時分割交換機にPCM−24B方式の154
4kbpsディジタル回線10を接続する場合を示す。
接続するための従来例を第1図に示す。第1図はccr
TT、の2048kbpsディジタル回線40を収容す
るディジタルトランク1が2048kbpsのディジタ
ルハイウェイ20を介してディジタル通話路網2に接続
されている時分割交換機にPCM−24B方式の154
4kbpsディジタル回線10を接続する場合を示す。
ここでディジタル回線10は24通話チャンネルを有し
、ディジタル回線40は50通話チャンネルを有してい
るため、従来多lK換装置4を介して5本のディジタル
回線10と4本のディジタル回i40’i1組として1
20通話分を多重変換している。そのため多N変換装置
41.。
、ディジタル回線40は50通話チャンネルを有してい
るため、従来多lK換装置4を介して5本のディジタル
回線10と4本のディジタル回i40’i1組として1
20通話分を多重変換している。そのため多N変換装置
41.。
は通話チャンネルの変換と、シグナリングフォーマット
変換、フレーム構成変換等が必要となり、ハード量が多
く、かつ制御の複雑な装置となっており、通話チャンネ
ル数の少ない局においては不経済なシステム構成である
。また多重。
変換、フレーム構成変換等が必要となり、ハード量が多
く、かつ制御の複雑な装置となっており、通話チャンネ
ル数の少ない局においては不経済なシステム構成である
。また多重。
変換装fk4の障害により、それに収容される全通話チ
ャンネルが影qIlを受けるため、信頼度を゛低下させ
ている。
ャンネルが影qIlを受けるため、信頼度を゛低下させ
ている。
本発明の目的は、ディジタル回線の通話チャンネル数が
少ない局においてPGM −24B方式ディジタル回線
を2048kbpsデイジタルハイウエイを基本とする
時分割交換機に収容するために経済的かつ制御の容易で
信頼度の高い方式を提供することにある。
少ない局においてPGM −24B方式ディジタル回線
を2048kbpsデイジタルハイウエイを基本とする
時分割交換機に収容するために経済的かつ制御の容易で
信頼度の高い方式を提供することにある。
本発明はPCM −24B方式1544kbpsディジ
タル回線と2048kbpsデイジタルハイウエイを対
応させ、両者の中間にディジタルトランクを設け、この
ディジタルトランクでPCM −24B方式1544k
bpsの通話チャンネルを2048kbpsデイジタル
ハイウエイの同一通話チャンネルに対応させて速度変換
し、シグナリングはこのディジタルトランクにプロセッ
サよりアクセスして授受することを特徴とする。
タル回線と2048kbpsデイジタルハイウエイを対
応させ、両者の中間にディジタルトランクを設け、この
ディジタルトランクでPCM −24B方式1544k
bpsの通話チャンネルを2048kbpsデイジタル
ハイウエイの同一通話チャンネルに対応させて速度変換
し、シグナリングはこのディジタルトランクにプロセッ
サよりアクセスして授受することを特徴とする。
以下、本発明の一実施例を第2図乃至第4図により説明
する。第2図は本発明の一実施例の中継方式図であ7)
。PCM −24B方式1544kbpsディジタル回
線10はディジタルトランク5に収容され、2048k
bpsデイジタルハイウエイ20を介してディジタル通
話路網2に接続されており、通話チャンネルの接続が可
能となっている。
する。第2図は本発明の一実施例の中継方式図であ7)
。PCM −24B方式1544kbpsディジタル回
線10はディジタルトランク5に収容され、2048k
bpsデイジタルハイウエイ20を介してディジタル通
話路網2に接続されており、通話チャンネルの接続が可
能となっている。
一方、シグナリングはプロセッサー5から信号路50を
介してディジタルトランク5に直接アクセスすることで
授受できる。第5図は第2図のディジタル回線10とデ
ィジタルハイウェイ20との間の通話チャンネルの対応
を示す。ここで互いに同一チャンネル番号が対応してい
るため、ディジタルハイウェイ20においてはCH24
乃至CH31の8チヤンネルが未使用となる。第4図は
第2図のディジタルトランク5の内部構成のブロック図
である。ディジタルハイウェイ20の下り信号路200
の各通話チャンネルは速度変換部500で2048kb
psから1544kbpsに速度変換されて送信同期回
路部501に入力され、プロセッサー5より信号路50
の送信信号路500を介して信号送信部502に入力さ
れた送信シグナリングと送信同期回路部501で合成さ
れ、PL’M −24B方式のフォーマットでユニポー
ラ、バイポーラ変換部505を介して1544kbps
ディジタル回線10の下り信号路100に送出される。
介してディジタルトランク5に直接アクセスすることで
授受できる。第5図は第2図のディジタル回線10とデ
ィジタルハイウェイ20との間の通話チャンネルの対応
を示す。ここで互いに同一チャンネル番号が対応してい
るため、ディジタルハイウェイ20においてはCH24
乃至CH31の8チヤンネルが未使用となる。第4図は
第2図のディジタルトランク5の内部構成のブロック図
である。ディジタルハイウェイ20の下り信号路200
の各通話チャンネルは速度変換部500で2048kb
psから1544kbpsに速度変換されて送信同期回
路部501に入力され、プロセッサー5より信号路50
の送信信号路500を介して信号送信部502に入力さ
れた送信シグナリングと送信同期回路部501で合成さ
れ、PL’M −24B方式のフォーマットでユニポー
ラ、バイポーラ変換部505を介して1544kbps
ディジタル回線10の下り信号路100に送出される。
一方、1544kbpsディジタル回線10の上り信号
路101 より受信した通話チャンネルは、バイポーラ
、ユニポーラ変換部510を介してエラスティックメモ
リ部511に入力されてフレームの位相合せを行なうと
ともに、受信同期回路部515で同期チェックを行ない
、信号受信部514でシグナリングの受信を行なう。さ
らに通話チャンネルは速度変換部512で1544kb
psから2048kbpsに速度変換され、ディジタル
ハイウェイ20の上り信号路201に送出され、受信シ
グナリングは信号受信部514から信号路50の受信信
号路501を介してプロセッサー5のアクセスにより送
出される。この様に本実施例によれば、通話チャンネル
の変換やシグナリングの変換を必要とせずに、速度変換
のみでPGM −24B方式1544kbpsディジタ
ル回線10を2048kbpsデイジタルノ−イウエイ
20を介してディジタル通話路網2に接続できる。
路101 より受信した通話チャンネルは、バイポーラ
、ユニポーラ変換部510を介してエラスティックメモ
リ部511に入力されてフレームの位相合せを行なうと
ともに、受信同期回路部515で同期チェックを行ない
、信号受信部514でシグナリングの受信を行なう。さ
らに通話チャンネルは速度変換部512で1544kb
psから2048kbpsに速度変換され、ディジタル
ハイウェイ20の上り信号路201に送出され、受信シ
グナリングは信号受信部514から信号路50の受信信
号路501を介してプロセッサー5のアクセスにより送
出される。この様に本実施例によれば、通話チャンネル
の変換やシグナリングの変換を必要とせずに、速度変換
のみでPGM −24B方式1544kbpsディジタ
ル回線10を2048kbpsデイジタルノ−イウエイ
20を介してディジタル通話路網2に接続できる。
本発明によれば、PeM −24B方式1544kbp
sディジタル回線を多重変換装置を必要とせずに204
8kbpsデイジタルハイウエイを介してディジタル通
話路網に収容で診るため、経済的であり、かつ信頼度が
向上するという効果がある。
sディジタル回線を多重変換装置を必要とせずに204
8kbpsデイジタルハイウエイを介してディジタル通
話路網に収容で診るため、経済的であり、かつ信頼度が
向上するという効果がある。
第1図は従来方式の中継方式図、第2図は本発明の一実
施例を示す中継方式図、第5図は第2図のディジタル回
線10とディジタルハイウェイ20の通話チャンネル対
応を示す図、第4図は第2図のディジタルトランク5の
構成を示すブロック図である。 5・・・ディジタルトランク、10・・・PCM −2
4B方式1544kbpaディジタル回線、20・・・
2048kbpsデイジタルハイウエイ、500.51
2・・・速度変換部、501・・・送信同期回路部、5
02・・・信号送信部、505・・・ユニポーラ、バイ
ポーラ変換部、510・・・バイポーラ、ユニポーラ変
換部、511・・・エラスティックメそり部、515・
・・受信同期回路部、514・・・信号受信部。 rへ
1゜ !53Ii!] (S肺〕 第4閃
施例を示す中継方式図、第5図は第2図のディジタル回
線10とディジタルハイウェイ20の通話チャンネル対
応を示す図、第4図は第2図のディジタルトランク5の
構成を示すブロック図である。 5・・・ディジタルトランク、10・・・PCM −2
4B方式1544kbpaディジタル回線、20・・・
2048kbpsデイジタルハイウエイ、500.51
2・・・速度変換部、501・・・送信同期回路部、5
02・・・信号送信部、505・・・ユニポーラ、バイ
ポーラ変換部、510・・・バイポーラ、ユニポーラ変
換部、511・・・エラスティックメそり部、515・
・・受信同期回路部、514・・・信号受信部。 rへ
1゜ !53Ii!] (S肺〕 第4閃
Claims (1)
- 2048kbpsデイジタルハイウエイを収容するディ
ジタル通話路網を有する時分割交換機において、204
8kbpS −1544kbpS速度変換部とPCM
−24B方式ディジタルインタフェースを有するディジ
タルトランクを上記ディジタルハイウェイ対応に設けた
ことを特徴とするディジタルトランク方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3601384A JPS60182292A (ja) | 1984-02-29 | 1984-02-29 | デイジタルトランク方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3601384A JPS60182292A (ja) | 1984-02-29 | 1984-02-29 | デイジタルトランク方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60182292A true JPS60182292A (ja) | 1985-09-17 |
Family
ID=12457862
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3601384A Pending JPS60182292A (ja) | 1984-02-29 | 1984-02-29 | デイジタルトランク方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60182292A (ja) |
-
1984
- 1984-02-29 JP JP3601384A patent/JPS60182292A/ja active Pending
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