JPS6018026B2 - Electronic clock circuit - Google Patents
Electronic clock circuitInfo
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- JPS6018026B2 JPS6018026B2 JP51021685A JP2168576A JPS6018026B2 JP S6018026 B2 JPS6018026 B2 JP S6018026B2 JP 51021685 A JP51021685 A JP 51021685A JP 2168576 A JP2168576 A JP 2168576A JP S6018026 B2 JPS6018026 B2 JP S6018026B2
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- G—PHYSICS
- G04—HOROLOGY
- G04D—APPARATUS OR TOOLS SPECIALLY DESIGNED FOR MAKING OR MAINTAINING CLOCKS OR WATCHES
- G04D7/00—Measuring, counting, calibrating, testing or regulating apparatus
- G04D7/12—Timing devices for clocks or watches for comparing the rate of the oscillating member with a standard
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- Electric Clocks (AREA)
Description
【発明の詳細な説明】
本発明は、ICテスタ等による高速度ロジックテストに
通した電子時計用回繁に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a clock for electronic watches that has passed a high-speed logic test using an IC tester or the like.
近年、コンピュータ技術の発展に伴ないコンピュータを
利用したICテスタは高速度での被測定回路のロジック
テストが可能となった。In recent years, with the development of computer technology, IC testers using computers have become capable of high-speed logic tests of circuits under test.
しかし、前記被測定回路が蟹子時計用回路である場合は
、核電子時計用回路が、内蔵する発振回路、分周回略、
駆動回路等で作成及び伝搬される時刻系信号により低速
度動作を行なっているため、ICテスタによる高速ロジ
ックテストが不可能であるとともに、電子時計を制御す
る時計系信号と、ICテスターを制御するテスト用のク
ロツク信号との同期がとれないため、コンピュータ制御
によるICテス夕の利用を困難なものとしていた。However, when the circuit under test is a crab clock circuit, the nuclear electronic clock circuit has a built-in oscillation circuit, a frequency dividing circuit,
Since low-speed operation is performed using time-based signals created and propagated by the drive circuit, etc., high-speed logic tests using an IC tester are not possible. Since it cannot be synchronized with the test clock signal, it has been difficult to use a computer-controlled IC tester.
本発明の目的は、前記欠点に鑑み、コンピュータ制御さ
れたICテスタによる高速ロジックテストが可能な電子
時計用回路を提供することにある。SUMMARY OF THE INVENTION In view of the above drawbacks, it is an object of the present invention to provide an electronic timepiece circuit capable of high-speed logic testing using a computer-controlled IC tester.
以下図面により本発暁の具体例を詳記する。A specific example of this invention will be described in detail below with reference to the drawings.
第1図は本発明に於ける亀子時計用回路のブロック線図
であり、1は時計用回路であり、この時計用回磯1は端
子a,bを有し外付け構成される水晶振動子2、コンデ
ンサ3,4と〜時計用回路1に内蔵された発振回路用イ
ンバーター5及び抵抗6とによって発振回路7を礎成し
、この実施例では327総Hzでの発振動作を行ってい
る。さらに、発振回路7の出力である時刻系信号Poを
波形整形するインバーター8と、時刻系信号Poを離日
2の時刻系信号P2に分周するための分周回路9と、該
分周回路9から導出される8192HZの時刻系信号P
,及び時刻系信号P2を入力とする切替回路10を備え
、この切替回路1Q‘こは外部からテスト用のクロツク
信号Tを導入するためのテスト用入力端子10aが設け
られており、テスト用入力端子10aにクロック信号T
を導入したとき切替回路10は時刻系信号P2を断つと
ともにクロツク信号Tを導出し、又、テスト用入力端子
10aにクロツク信号Tが非導入のときには、切替回路
10:ま時刻系信号P2を伝搬すなわち導出するよう礎
成されている。さらに、11は分局器が6段縦続接続し
てなる分周回路、13は秒カウンター「分力ウンターも
時カウンター等を含む計時回路、13はデコーダ一、1
4は駆動回路、15は駆動回路14から時計用回路1の
外部に引出された各端子C.〜Cnにより接続され時刻
表示を行なう液晶セル等よりなる表示装置である。又、
16は時刻修正回路であり、時刻修正回路16からの端
子d,eに接続されている押ボタン・スイッチSW,及
びSW2とにより疹正桁選択と修正動作が行なわれる。FIG. 1 is a block diagram of a circuit for a Kameko watch according to the present invention, 1 is a circuit for a watch, and this circuit for a watch 1 has terminals a and b and is an externally connected crystal 2. An oscillation circuit 7 is formed by the capacitors 3 and 4, an oscillation circuit inverter 5 and a resistor 6 built into the watch circuit 1, and in this embodiment, oscillates at a total frequency of 327 Hz. Furthermore, an inverter 8 that shapes the waveform of the time-related signal Po that is the output of the oscillation circuit 7, a frequency dividing circuit 9 that divides the frequency of the time-related signal Po into a time-based signal P2 of the departure 2, and the frequency dividing circuit 8192Hz time-based signal P derived from 9
, and a time-related signal P2 as inputs, and this switching circuit 1Q' is provided with a test input terminal 10a for introducing a test clock signal T from the outside. Clock signal T is applied to terminal 10a.
When the clock signal T is introduced into the test input terminal 10a, the switching circuit 10 cuts off the time-based signal P2 and derives the clock signal T, and when the clock signal T is not introduced into the test input terminal 10a, the switching circuit 10 also transmits the time-based signal P2. In other words, it is designed to be derived. Furthermore, 11 is a frequency dividing circuit formed by cascading six stages of dividers, 13 is a timekeeping circuit including a second counter and an hour counter, 13 is a decoder 1, 1
4 is a drive circuit, and 15 is each terminal C.1 drawn out from the drive circuit 14 to the outside of the timepiece circuit 1. This is a display device consisting of a liquid crystal cell or the like connected by Cn to display the time. or,
Reference numeral 16 denotes a time adjustment circuit, and push button switches SW and SW2 connected to terminals d and e from the time adjustment circuit 16 perform correct digit selection and correction operations.
第2図は第1図に於ける切替回鱗10部分を詳細に示す
回路図であり、功替回路10は、2入力NANDゲート
10bの出力端子が3入力NANDゲ−ト10cの入力
の一端子に接続され、さらにNANDゲート10cの出
力端子がNANDゲートlobの入力の一端子に接続し
構成される記憶回路部10dを有し、この記憶回路部1
0dは分周回路9からの時刻系信号P,をNANDゲー
ト10cの入力他端子に供給するよう接続構成され、さ
らに分周回路9からの時刻系信号P2をNANDゲート
】obの入力池端子に供給するよう接続構成されている
。FIG. 2 is a circuit diagram showing in detail the switching circuit 10 in FIG. The memory circuit section 10d has a memory circuit section 10d connected to the NAND gate lob, and further configured such that the output terminal of the NAND gate 10c is connected to one input terminal of the NAND gate lob.
0d is connected to supply the time-related signal P from the frequency dividing circuit 9 to the other input terminals of the NAND gate 10c, and furthermore, the time-based signal P2 from the frequency dividing circuit 9 is connected to the input terminal of the NAND gate ob. connected and configured to supply.
一方、テスト用入力端子10aは抵抗Rによって電池電
源“Vss”側に接地されているとともにORゲート1
0eの入力端子及びインバータ10fを介してNAND
ゲート10cの別の入力端子に接続している。さらに1
0gはANDゲートであり、その入力端子の一方は分周
回路9からの時刻系信号P2を供給し、入力端子の他方
は記憶回路部10dの出力信号Yを供艶簿するよう接続
構成してなり、このANDゲート10eの出力端子はO
Rゲート10eの入力端子に接続してなり、さらにOR
ゲート10eの出力端子は分周回路11に接続構成され
時刻系信号P3の伝搬を行なっている。以上の構成にも
とずき切替回路10の動作を説明する。先ず、テスト用
入力端子10aにクロツク信号が導入されていない状態
すなわち通常の時計動作状態にあっては、テスト用入力
端子翼oaは抵抗Rによって“Vss”レベルすなわち
論理“0”レベルに設定されるため、インバーター10
fにより記憶回路部10dのNANDゲート10cの入
力端子は論理“1”に設定されて記憶回賂部10dの出
力信号Yは時刻系信号P,及び時刻系信号P2によって
決定されることになる。第3図は切替回路101こクロ
ック信号Tが非導入のときのタイムチャートであり、切
替回路10に第3図に示す如き時刻系信号P,及びP2
が入力されると記憶回路部10dの出力信号Yは時刻系
信号P2が論理“1”レベルから論理“0”レベルに移
った時点ねで論理“0”レベルから論理“1”レベルの
出力状態に変化し、時刻系信号P2が論理“0”レベル
から論理“1”レベルに移った時点比から次にくる時刻
系信号P,のパルスが論理“0”レベルになった時点に
で出力信号Yは論理“0”レベルとなり、以下同様の繰
返し動作をとる。On the other hand, the test input terminal 10a is grounded to the battery power supply "Vss" side by a resistor R, and the OR gate 1
NAND via input terminal 0e and inverter 10f
It is connected to another input terminal of gate 10c. 1 more
0g is an AND gate, one of whose input terminals is connected to supply the time-based signal P2 from the frequency dividing circuit 9, and the other input terminal is connected to supply the output signal Y of the memory circuit section 10d. The output terminal of this AND gate 10e is O.
It is connected to the input terminal of the R gate 10e, and further OR
The output terminal of the gate 10e is connected to the frequency dividing circuit 11 to propagate the time-related signal P3. Based on the above configuration, the operation of the switching circuit 10 will be explained. First, in a state in which a clock signal is not introduced to the test input terminal 10a, that is, in a normal clock operation state, the test input terminal oa is set to the "Vss" level, that is, the logic "0" level by the resistor R. Inverter 10
f, the input terminal of the NAND gate 10c of the memory circuit section 10d is set to logic "1", and the output signal Y of the memory circuit section 10d is determined by the time series signal P and the time series signal P2. FIG. 3 is a time chart when the clock signal T is not introduced into the switching circuit 101, and the switching circuit 10 receives time-based signals P and P2 as shown in FIG.
is input, the output signal Y of the memory circuit section 10d changes from the logic "0" level to the logic "1" level at the time the time-based signal P2 shifts from the logic "1" level to the logic "0" level. The output signal is output at the point in time when the time signal P2 changes from the logic "0" level to the logic "1" level and the next pulse of the time signal P changes to the logic "0" level. Y becomes a logic "0" level, and the same repeating operation is performed thereafter.
このとき、ANDゲート1 0gの出力信号Zは、時刻
系信号P2と記憶回路部10dの出力信号Yとが同時に
論理“1”レベルとなるタイミングすなわち比〜tc間
で論理“1”レベルをとるパルス中(約6.1Asec
)、周期(約Ismsec)の出力信号Zが得られる。At this time, the output signal Z of the AND gate 10g takes the logic "1" level at the timing when the time-related signal P2 and the output signal Y of the memory circuit section 10d simultaneously become the logic "1" level, that is, between the ratio and tc. During pulse (approximately 6.1 Asec
), an output signal Z with a period (approximately Ismsec) is obtained.
従って、ANDゲート10gからの出力信号ZはORゲ
ート106を介して、そのまま時刻系信号P3として分
周回路1 1に伝搬し所定の時計動作を行なわしめる。
以上の様に、切替回路10の動作は、分周回路9からの
6錨Zの時刻系信号P2に同期したパルス中の短かし、
64Zの時刻系信号P3を作成する動作を行なうため、
何ら、分周回路11以後の動作に悪影響を与えることは
ない。次に、切替回路10のテスト用入力端子10aに
クロツク信号Tを導入したテスト状態について、その動
作を説明する。Therefore, the output signal Z from the AND gate 10g is transmitted directly to the frequency dividing circuit 11 as a time-related signal P3 via the OR gate 106, and performs a predetermined clock operation.
As described above, the operation of the switching circuit 10 is as follows:
In order to perform the operation of creating the 64Z time-related signal P3,
There is no adverse effect on the operation of the frequency divider circuit 11 and thereafter. Next, the operation will be described in a test state in which the clock signal T is introduced into the test input terminal 10a of the switching circuit 10.
先ず、時刻系信号P2が論理“0”レベル状態にあると
き、記憶回路部10dの出力信号Yの内容にとわずAN
Dゲートlogの出力信号Zは常に論理“0”レベルに
あり「テスト用入力端子10aのクロック信号Tは直接
PRゲート10eを介して切替回路10の時刻系信号P
3として分周回路1 1に入力される。次に、時刻系信
号P2が論理“1”レベル状態にあるときは、記憶回路
部10dの出力信号YはNANDゲート10cに入力さ
れる時刻系信号P,及びテスト用入力端子10aに導入
されているクロック信号Tがインバーター10fを通し
てくる逆位相のクロツク信号〒により常に論理“0”レ
ベルをとる。従って、ANDゲート10gの出力信号Z
は論理“0”レベルになり、テスト用入力端子10aか
らのクロツク信号Tは直接ORゲート10eを介して籾
替回路10の時刻系信号P3として次段の分周回路11
に入力する。このように、切替回路10のテスト用入力
端子10aにクロック信号Tを導入したときは、切替回
路10は時刻系信号P2を断つとともにクロツク信号T
を出力信号として導出し、また、テスト用入力端子10
aにクロツク信号Tが非導入のときには、切替回路10
は時刻系信号P2と同一周波数の同期した出力信号を導
出する動作、すなわち時刻系信号P2を伝搬する。First, when the time-related signal P2 is at the logic "0" level state, the AN
The output signal Z of the D gate log is always at the logic "0" level, and the clock signal T of the test input terminal 10a is directly connected to the time-based signal P of the switching circuit 10 via the PR gate 10e.
3 and is input to the frequency divider circuit 11. Next, when the time-related signal P2 is at the logic "1" level, the output signal Y of the memory circuit section 10d is introduced into the time-based signal P input to the NAND gate 10c and the test input terminal 10a. The clock signal T always takes the logic "0" level due to the opposite phase clock signal 〉 passed through the inverter 10f. Therefore, the output signal Z of AND gate 10g
becomes the logic "0" level, and the clock signal T from the test input terminal 10a is directly passed through the OR gate 10e to the next-stage frequency dividing circuit 11 as the time-related signal P3 of the rice changing circuit 10.
Enter. In this way, when the clock signal T is introduced into the test input terminal 10a of the switching circuit 10, the switching circuit 10 cuts off the time-related signal P2 and also outputs the clock signal T.
is derived as an output signal, and the test input terminal 10
When the clock signal T is not introduced to a, the switching circuit 10
is an operation for deriving a synchronized output signal having the same frequency as the time-based signal P2, that is, propagating the time-based signal P2.
従って、時計用回路1をICテスタによる高速ロジック
テストを行なうときは、テスト用入力端子10aにIC
テスタ側で予じめ決められた64HZ以上の高速クロッ
ク信号Tを供給することによって行なうことができ、し
かも時計の時刻系信号P2とICテスタからのクロツク
信号Tとは互いに干渉することなく、時計通常動作状態
と時計テスト動作状態とを全く独立して取扱うことが出
来るため、時刻系信号P2とクロツク信号Tとの同期関
係を全く考慮することなく、コンピュータ制御による高
速ロジックテストが簡単に行なえうる時計用回路1であ
ることがわかる。Therefore, when performing a high-speed logic test on the clock circuit 1 using an IC tester, the IC tester is connected to the test input terminal 10a.
This can be done by supplying a predetermined high-speed clock signal T of 64Hz or higher on the tester side, and the clock time signal P2 and the clock signal T from the IC tester do not interfere with each other. Since the normal operating state and the clock test operating state can be handled completely independently, high-speed logic tests can be easily performed under computer control without considering the synchronization relationship between the time-related signal P2 and the clock signal T. It can be seen that this is the clock circuit 1.
なお、本実施例は、切替回路10を分周回燐9と分周回
路11との間に配設した例が示されているが、この切替
回路10は発振回路7から駆動回路14までに到るいず
れかの位置に配設することができ、又「アナログ指針式
時計用回路にも同様に適用できるものであり、これらは
いずれも本発明の技術的範囲に属するものである。Although this embodiment shows an example in which the switching circuit 10 is disposed between the frequency dividing circuit 9 and the frequency dividing circuit 11, this switching circuit 10 is arranged between the oscillation circuit 7 and the drive circuit 14. It can be disposed in any position, and can be similarly applied to circuits for analog pointer type timepieces, both of which are within the technical scope of the present invention.
以上の如く本発明に於いては、ICアスクと同じ高速ク
ロック信号により時計用回路を駆動する方式を採用して
いるため、前記時計用回路のロジックテストに費やす時
間を著しく短縮することが可能となり、前記時計用回路
の製造に於る検査工程、及び受入検査工程等に於ける省
力化を可能とする効果を有する。As described above, in the present invention, since a method is adopted in which the clock circuit is driven by the same high-speed clock signal as the IC ask, it is possible to significantly reduce the time spent on the logic test of the clock circuit. This has the effect of making it possible to save labor in the inspection process, acceptance inspection process, etc. in manufacturing the timepiece circuit.
更に、テスト用入力端子に入力されるテストク。ックの
有無により本発明の切替回路はテストクロックと時刻系
信号とを自動的に切替えるため.従釆の如くテストクロ
ツクを入力とするテスト用入力端子の他に切替制御用入
力端子を設ける必要がない。Furthermore, a test signal is input to the test input terminal. The switching circuit of the present invention automatically switches between the test clock and the time-based signal depending on the presence or absence of the clock. There is no need to provide a switching control input terminal in addition to the test input terminal that inputs the test clock as in the slave.
第1図は本発明の電子時計用回路を示すブロック線図。
第2図は第1図の切替回路部分を詳細に示した回路図。
第3図は第2図に於けるタイムチヤート。7・・…・発
振回路、9,11・・・・・・分周回路、10・…・・
切替回路、10a・・・・・・テスト用入力端子、12
・・・・・・計時回路、13・・・・・・デコーダー、
14・・・・・・駆動回路、Po,P,,P2,P3・
…・・時刻系信号、T・・・…テスト用クロック信号。
第1図
第2図
第3図FIG. 1 is a block diagram showing a circuit for an electronic timepiece according to the present invention. FIG. 2 is a circuit diagram showing the switching circuit portion of FIG. 1 in detail.
Figure 3 is a time chart in Figure 2. 7...Oscillation circuit, 9,11...Divide circuit, 10...
Switching circuit, 10a...Test input terminal, 12
・・・・・・Clock circuit, 13・・・Decoder,
14... Drive circuit, Po, P,, P2, P3.
...Time system signal, T...Test clock signal. Figure 1 Figure 2 Figure 3
Claims (1)
回路に於いて、前記発振回路から前記駆動回路までに到
るいずれかの時刻系信号を伝搬する位置にテスト用入力
端子を有する切替回路を備え、前記切替回路は、前記テ
スト用入力端子の信号を入力とするインバータと、前記
分周回路からの分周信号及び前記インバータの出力信号
を入力とする記憶回路部と、該記憶回路の出力信号及び
前記分周回路の分周信号を入力とする第1のゲート手段
と、該第1のゲート手段からの出力信号及び前記テスト
用入力端子からの信号を入力とする第2のゲート手段と
から構成されていることを特徴とする電子時計用回路。1. In an electronic circuit consisting of an oscillation circuit, a frequency dividing circuit, a drive circuit, etc., a switch having a test input terminal at a position where a time-based signal is propagated from the oscillation circuit to the drive circuit. The switching circuit includes an inverter that receives the signal of the test input terminal as an input, a storage circuit that receives the frequency division signal from the frequency dividing circuit and the output signal of the inverter, and the storage circuit. a first gate means which receives as input the output signal of the frequency divider circuit and the frequency divided signal of the frequency dividing circuit; and a second gate receives the output signal from the first gate means and the signal from the test input terminal as inputs. A circuit for an electronic watch, characterized in that it is comprised of means.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP51021685A JPS6018026B2 (en) | 1976-02-28 | 1976-02-28 | Electronic clock circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP51021685A JPS6018026B2 (en) | 1976-02-28 | 1976-02-28 | Electronic clock circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS52104968A JPS52104968A (en) | 1977-09-02 |
JPS6018026B2 true JPS6018026B2 (en) | 1985-05-08 |
Family
ID=12061910
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP51021685A Expired JPS6018026B2 (en) | 1976-02-28 | 1976-02-28 | Electronic clock circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6018026B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57201885A (en) * | 1981-06-08 | 1982-12-10 | Seiko Instr & Electronics Ltd | Electronic circuit |
-
1976
- 1976-02-28 JP JP51021685A patent/JPS6018026B2/en not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS52104968A (en) | 1977-09-02 |
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