JPS58161052A - Test circuit - Google Patents

Abstract

PURPOSE:To reduce the power consumption of the circuit, by incorporating preliminarily a frequency dividing circuit, which is operated at a test time in an LSI, and switching the output clock of the frequency dividing circuit by an internal clock switching signal of the LSI, and matching a clock signal for display to the clock frequency for the normal use. CONSTITUTION:A clock signal CLK is inputted to an AND circuit 12 of a test circuit incorporated in the LSI through binary counters 111 and 112. The signal CLK is inputted as a clock signal phi to a system basic clock generating circuit 16 through an inverter 13, an AND circuit 14, and a NOR circuit 15, and the signal phi is inputted to an AND circuit 17 also. A clock switching signal (a) for the normal use is inputted to circuits 17 and 12, and a test signal TEST for the test of the LSI is inputted to counters 111 and 112 and the circuit 14 through inverters 21 and 22. The output of the frequency dividing circuit is switched by the signal (a), and system basic clocks phi1 and phi2 are outputted from the circuit 16, thus reducing the power consumption.

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は低消費電力化が行なわれている例えば電子式
卓上計算機あるいは小型事務機用尋のＩ、ＩＩ（大規模
集積回路）をテストする場合に用いるテスト回路に関す
る。[Detailed Description of the Invention] [Technical Field of the Invention] This invention is applicable to testing I and II (large-scale integrated circuits) of electronic desktop calculators or small office machines that have reduced power consumption, for example. This invention relates to test circuits used in

〔発明の技術的背筆〕[Technical background of the invention]

鰻近の電子式卓上計算機あるいは小型＊！１機用等のＬ
８Ｉは低消費゛醸力化が進められ、電力消費の原因の１
つである発振回路に対して様々な対策が実施されている
。このような低消費電力化の例として、表示時の原発振
喝波数を演算時の原発擺鴫波数より低くして消費電力を
抑える方法がある。例えば、ＯＲ発振器の場合、原発擢
鴫波数の切り換えはＬＳＩ内部の高周波／低鴫波（演算
／表示）切換え信号により帰還抵抗の値をそれぞれ低抵
抗／高抵抗に切り換えることにより行なわれている。こ
のように表示時に原発振鳩波数を低くして低消費電力化
を行つ九場金には、演算時のシステムクロック−波数ｆ
φに対して表示時のシステムクロック周波数を１／４ｆ
φに設計しである。この丸め、データ処理サイクルは表
示時は演算時の倍に設定しである。Unagichika's electronic desk calculator or small size*! L for one aircraft, etc.
8I is being promoted to have low power consumption, and is one of the causes of power consumption.
Various countermeasures have been implemented for oscillation circuits. As an example of such a reduction in power consumption, there is a method of suppressing power consumption by lowering the primary oscillation frequency during display to a value lower than the primary oscillation frequency during calculation. For example, in the case of an OR oscillator, the switching of the primary wave number is performed by switching the value of the feedback resistor to low resistance/high resistance, respectively, using a high frequency/low wave (calculation/display) switching signal inside the LSI. In order to reduce power consumption by lowering the original oscillation wave number during display in this way, the system clock during calculation - wave number f
Set the system clock frequency when displayed to φ by 1/4f
It is designed to φ. This rounding and data processing cycle is set to be twice as long as during calculation when displayed.

〔背景技術の問題点〕[Problems with background technology]

上配し九ような低消費電力化を行なっているＬ８Ｉをテ
ストする場合には次のような間融点がある。つオリ、低
消費電力化を行なっているＬ８Ｉをテストする場合に、
内部の発振器を使用せずに外部から単一のクロックを供
給するためにシステムクロック間波数を表示時と演算時
に応じて切り換えることはできない。従って、データ処
理時間に注目すると演算時は正常に動作しても表示時に
は２ビツト処理となる丸め、周波数マージンがなくなる
という欠点がある。When testing L8I, which achieves low power consumption like the one above, there are the following melting points. First, when testing L8I, which has reduced power consumption,
In order to supply a single clock from the outside without using an internal oscillator, it is not possible to switch the wave number between system clocks depending on the time of display and the time of calculation. Therefore, when looking at the data processing time, even if it operates normally during arithmetic operations, there are drawbacks such as rounding and frequency margins, which result in 2-bit processing during display.

例えば、表示時ｆφ−２５Ｋ　Ｈ！で設計され先回路は
テスト時にはｆφ−１００Ｋ　Ｈｚで動作させられる丸
めに誤動作し、Ｌ８Ｉの選別時に通常使用では問題のな
いＬ８Ｉが不良品であると判定される。また、周波数マ
ージン測定においても表示時のシステムクロック鳩波数
が高いために、ＬＯＤ　（液晶表示装置）のフレーム鴫
波数が高くなり表示が見にくくなる。また、一波数マー
ジンの判定が困難になるという欠点があった。For example, when displaying fφ-25K H! During testing, the circuit designed in the previous circuit malfunctioned due to the rounding that was operated at fφ-100 KHz, and when selecting L8I, it was determined that L8I, which has no problem in normal use, was a defective product. Furthermore, in frequency margin measurement, since the system clock frequency during display is high, the frame frequency of the LOD (liquid crystal display device) becomes high, making the display difficult to see. Furthermore, there is a drawback that it becomes difficult to determine the one wave number margin.

〔発明の目的〕[Purpose of the invention]

この発明は上記の点に鑑みてなされたもので、その目的
は低消費電力化が行なわれているＬ８Ｉを外部から単一
クロックを入力させてテストする場合においても正確に
Ｌ８Ｉのチェック、を行なうことができるテスト回路を
提供することにある。This invention was made in view of the above points, and its purpose is to accurately check the L8I even when testing the L8I with low power consumption by inputting a single clock from the outside. Our goal is to provide a test circuit that can

〔発明の概要〕[Summary of the invention]

テスト時にのみ動作する分１回路をあらかじめＬ８Ｉに
内蔵しておき、外部供給クロックと、外部供給クロック
を入力とする分周回路の出力クーツクをＬ８Ｉ内部のク
ロック切換信号により切り換えて表示時のクロック信号
を通常使用時のクロック信号の一波数に合わせている。A dividing circuit that operates only during testing is built into the L8I in advance, and the externally supplied clock and the output circuit of the frequency dividing circuit that receives the externally supplied clock are switched by the L8I's internal clock switching signal to produce a clock signal during display. is matched to one wave number of the clock signal during normal use.

〔発明の実施例〕[Embodiments of the invention]

以下、図面を参照してこの発明の一実施例を説明する。 Hereinafter, one embodiment of the present invention will be described with reference to the drawings.

第１図はこの発明に係るＬ８Ｉに組み込すれたテスト回
路を示すもので、クロック信号ＯＬＫはバイナリカウン
タ１１１．１１゜を介してアンド回路１２に入力される
。また、上記り四ツク信号ＯＬＫはインバータ１３、ア
ンド回路１４、ノア回路１５を介してり四ツク信彎φと
してシステム基本クロック生成回路１＃に入力されると
共にアンド回路１１に入力される。上記システム基本ク
ロック生成回路１６はシステム基本クロックφ８．φ＝
を出力する。上記クロック信号ＯＬＫとし。て、Ｌ８Ｉ
が重子式卓上計算機に組み込まれて通常にその処理が行
なわれているときは、内部の処理により発生するクロッ
ク切換１ｈに基づき第２図囚に示す原発振クロック信号
Ｏ８Ｏあるいは第２図（Ｂｌに示す上記原発振クロック
信号０８０を１／４に分間したクロック信号１／４０８
０とが切り分けて入力される。しかし、ＬＳＩがテスト
時には外部端子（図示せず）から供給される第２図（Ａ
）に示す原発振クロック信号０８０だけが入力される。FIG. 1 shows a test circuit incorporated in an L8I according to the present invention, in which a clock signal OLK is input to an AND circuit 12 via a binary counter 111.11°. Further, the above four clock signal OLK is input to the system basic clock generation circuit 1# via the inverter 13, the AND circuit 14, and the NOR circuit 15 as a four clock signal φ, and is also input to the AND circuit 11. The system basic clock generation circuit 16 has a system basic clock φ8. φ=
Output. Assume the above clock signal OLK. Te, L8I
When it is installed in a multi-column desktop calculator and its processing is normally performed, the original oscillation clock signal O8O shown in Figure 2 (Bl) or A clock signal 1/408 obtained by dividing the original oscillation clock signal 080 shown above into 1/4
0 and 0 are input separately. However, when the LSI is tested, the power is supplied from an external terminal (not shown) as shown in FIG.
) Only the original oscillation clock signal 080 shown in FIG.

また、クロック切換信号畠は上記アンド回路１２に入力
されると共に、インバータ１８を介して上記アンド回路
１７に入力される。さらに、上記アンド回路１２１．１
１の出力はノア回路１９を介してアンド回路２ｏに入力
される。また、Ｌ８Ｉをテストする場合、外部端子より
入力されるＴＥＳＴ信号はインバータ２１を介して上記
バイナリカウンタ１１１　。Further, the clock switching signal is input to the AND circuit 12 and also to the AND circuit 17 via the inverter 18. Furthermore, the AND circuit 121.1
The output of 1 is input to the AND circuit 2o via the NOR circuit 19. When testing L8I, the TEST signal input from the external terminal is passed through the inverter 21 to the binary counter 111.

１１、のリセット端子Ｒに入力されると共に。11, and is input to the reset terminal R of.

インバータ２２を介して上記アンド回路１４に、アンド
回路１０にそれぞれ入力される。The signal is input to the AND circuit 14 and the AND circuit 10 via the inverter 22, respectively.

次に、上記のように構成されたこの発明の詳細な説明す
る。まず、Ｌ８Ｉは通常通用されている場合にＴ１８？
（１号はｐ−レベルであるためアンド回路１４のゲーＦ
が開いている。この丸め、演算時と表示時の２ａ鴨のり
ｐツク信号ハ、インバータ１１、アンド回路１４、ノア
回路１５を介してシステム基本タロツク信号生成回路１
−に入力され、所望のシステム基本クロツタ信号φ３．
φ、が生成される。つまり、演算時には第２図（４）に
示した原発嶽りａツク信号０８０と表示−にはそのクロ
ック信号Ｏ８Ｏを１／４に分間しえ第２図（ＩＳに示し
たクロック信ｑ１／４ｏｓｏとに基づきシステム基本タ
ロツク信号生成回路１６によりシステム基本クロツタ信
号φ１　、φ、が生成され低消費電力化が行なわれる。Next, the present invention configured as described above will be explained in detail. First, if L8I is normally used, is T18?
(Since No. 1 is at the p-level, the game F of the AND circuit 14
is open. The system basic tally signal generation circuit 1 receives this rounding signal during calculation and display via the inverter 11, AND circuit 14, and NOR circuit 15.
-, the desired system basic clock signal φ3.
φ is generated. In other words, at the time of calculation, the clock signal O8O shown in FIG. Based on this, the system basic clock signal generation circuit 16 generates system basic clock signals φ1 and φ, thereby reducing power consumption.

一方、Ｌ８Ｉをテストする場合にはＴ１８？信号は）・
イレベルであるためアンド回路２０のゲートが開く、そ
して、クロック＠！号ＯＬＫとして、第１回国に示した
原発振クロック信号Ｏ８Ｏはバイナリカウンタ１１１及
び１１゜で１／４に分囃される。そして、演算時には上
記クロック切換信号１はローレベルとなるためアンド回
路１１のゲートが開き、第１図（Ａ）に示した原発振ク
ロック信号０８０はアンド回路。On the other hand, when testing L8I, T18? The signal is)・
Since the level is equal, the gate of the AND circuit 20 opens, and the clock @! The original oscillation clock signal O8O shown at the first national meeting as the signal OLK is divided into 1/4 by the binary counters 111 and 11 degrees. During calculation, the clock switching signal 1 becomes low level, so the gate of the AND circuit 11 is opened, and the original oscillation clock signal 080 shown in FIG. 1(A) is converted into an AND circuit.

１７、ノア回路１９、アンド回路２０、ノア回路１５を
介してシステム基本クロック信号生成回路１６に入力さ
れシステム基本クロック信号φ１　、φ、が生成される
。一方、表示時には上記クロック切換信号１はハイレベ
ルとなるため、アンド回路１２のゲートが開く、従って
、パイ、ナリカウンタ１１．，１１．を介して出力され
る原発振クロック信号Ｏ８Ｃを１／４分−し九クロック
信号はアンド回路１２、ノア回路１９、アンド回路２０
、ノア回路１５を介してシステム基本クロック信号生成
回路ＩＩＩに入力される。17, the signal is input to the system basic clock signal generation circuit 16 via the NOR circuit 19, the AND circuit 20, and the NOR circuit 15, and system basic clock signals φ1 and φ are generated. On the other hand, during display, the clock switching signal 1 is at a high level, so the gate of the AND circuit 12 is opened. , 11. 1/4 of the original oscillation clock signal O8C outputted through
, are input to the system basic clock signal generation circuit III via the NOR circuit 15.

〔発明の効果〕〔Effect of the invention〕

以上詳述したようにこの発明によれば、演算時に対して
表示時の原発振周波数を低くして低消費電力化を行って
いるＬ８Ｉにおいて、テスに内蔵しておき、外部供給ク
ロックと、外部供給クロックを入力とする分局回路の出
力クロックを、Ｌ８Ｉ内部のクロック切換信号により切
り換え、表示時のり四ツク信号の周波数を通常時の周波
数に合わせるようにし九ので、ＬＳＩは通常使用時とほ
ぼ近い形で動作する。この丸め、上記した低消費電力化
を行なっているＬ８ＩＫ関しても正常なテストを行なう
ことができる。As described in detail above, according to the present invention, in the L8I, which lowers the power consumption by lowering the original oscillation frequency during display than during calculation, it is built into the tester, and externally supplied clock and external The output clock of the branch circuit that receives the supplied clock as input is switched by the clock switching signal inside the L8I, and the frequency of the clock signal during display is matched to the normal frequency, so the LSI is almost the same as during normal use. Works in shape. This rounding allows a normal test to be performed on the L8IK which achieves the above-mentioned reduction in power consumption.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はこの発明の一実施例を示すテスト回路、第２図
は同実施例のタインングチャートである。 １１１．１１．・・・パイナリカウン！、１２゜１４．
１０・・・アンド回路、１６・・・システム基本りｐツ
タ生成回路。FIG. 1 is a test circuit showing an embodiment of the present invention, and FIG. 2 is a timing chart of the same embodiment. 111.11. ...Painari Kaun! , 12°14.
10...AND circuit, 16...System basic rip vine generation circuit.

Claims (1)

【特許請求の範囲】[Claims] 外部供給クロック信号と、この外部供給クロック信号を
分局する分局回路と、Ｌ８Ｉをテストする場合に上記外
部供給クロック信号と上記分間回路を介して分局された
クロック信号とをクロック切換信号に応じて切換え出力
する手段とを具備したことを特徴とするテスト回路。An externally supplied clock signal, a division circuit that divides this externally supplied clock signal, and when testing L8I, switches between the externally supplied clock signal and the clock signal divided through the division circuit in accordance with a clock switching signal. A test circuit characterized by comprising: means for outputting.