JPS6016731A - Ｐｌｌ回路装置 - Google Patents
Ｐｌｌ回路装置Info
- Publication number
- JPS6016731A JPS6016731A JP59127990A JP12799084A JPS6016731A JP S6016731 A JPS6016731 A JP S6016731A JP 59127990 A JP59127990 A JP 59127990A JP 12799084 A JP12799084 A JP 12799084A JP S6016731 A JPS6016731 A JP S6016731A
- Authority
- JP
- Japan
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- pass filter
- lock
- low pass
- state
- time
- Prior art date
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- Pending
Links
- 238000013016 damping Methods 0.000 claims abstract description 7
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000002542 deteriorative effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
- H03L7/1075—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the loop filter, e.g. changing the gain, changing the bandwidth
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＰＬＬ回路装置に関するもので、ロックアンプ
タイムを性能を落すことなく短縮することを目白りとす
る。
タイムを性能を落すことなく短縮することを目白りとす
る。
ＰＬＬ回路の一般的性質として、ロノクアノグタイｌ、
ｔｒＪ、ダンピング係数η＝１．０で最も早くなるか、
その反面Ｆｌｖｌ雑音が増加し、ロック状態におけるＰ
ＬＬの性能は劣化する。一方、ＰＬＬ回路のＦ）７ｉｌ
ｊ音はダンピング係数η−０，３の時最小となりＰＬＬ
の性能としては最大になるがその反面ロックアツプタイ
ムは長くなる。
ｔｒＪ、ダンピング係数η＝１．０で最も早くなるか、
その反面Ｆｌｖｌ雑音が増加し、ロック状態におけるＰ
ＬＬの性能は劣化する。一方、ＰＬＬ回路のＦ）７ｉｌ
ｊ音はダンピング係数η−０，３の時最小となりＰＬＬ
の性能としては最大になるがその反面ロックアツプタイ
ムは長くなる。
本発明はロックアツプタイムを短くするとともにＰＬＬ
の特性を向上させることを目的とする。
の特性を向上させることを目的とする。
第１図に一般的なＰＬＬ回路のブロックダイヤグラムと
ラグリードタイプのローパスフィルタを示す。同図にお
いて、１は伝達関数Ｋｐをもつ位相比較器、２は伝達関
係Ｋｖ をもつＶＣＯ（電圧制御発振器）、３は分周比
Ｎをもつ分周器である。
ラグリードタイプのローパスフィルタを示す。同図にお
いて、１は伝達関数Ｋｐをもつ位相比較器、２は伝達関
係Ｋｖ をもつＶＣＯ（電圧制御発振器）、３は分周比
Ｎをもつ分周器である。
ローパスフィルタＬＰＦは抵抗Ｒ１，Ｒ２、コンデンサ
Ｃにより構成されている。
Ｃにより構成されている。
ここで上記ローパスフィルタＬＰＦの時定数ノ二ＰＬＬ
ループのダンピング係数ηとの関係は次式％式％ 第２図は本発明の一実施例を示すもので、１゜２．３は
それぞれ第１図の同符号のものにχ・Ｊ応す、る。４は
η＝１になるように時定数を選定したうｉブリードフィ
ルタで構成されたローパスフィルタ、６はη＝０．３に
なるように時定数を選定したラグリートフィルタで構Ｐ
されたローパスフィルタ、６けＰＬＬループのロック判
定回路であり、ロック状態では出力信号゛１′、アンロ
ック状態では出カイ８弓＋＋ ＯＩ＋を出力する。７は
ロック判定回路６の出力信号により制御される切押ｌス
イッチであり、。
ループのダンピング係数ηとの関係は次式％式％ 第２図は本発明の一実施例を示すもので、１゜２．３は
それぞれ第１図の同符号のものにχ・Ｊ応す、る。４は
η＝１になるように時定数を選定したうｉブリードフィ
ルタで構成されたローパスフィルタ、６はη＝０．３に
なるように時定数を選定したラグリートフィルタで構Ｐ
されたローパスフィルタ、６けＰＬＬループのロック判
定回路であり、ロック状態では出力信号゛１′、アンロ
ック状態では出カイ８弓＋＋ ＯＩ＋を出力する。７は
ロック判定回路６の出力信号により制御される切押ｌス
イッチであり、。
ロック判定回路６の出力信号が゛°○パの時位相比較器
１の出力端子をローパスフィルタ４に接続する。
１の出力端子をローパスフィルタ４に接続する。
捷／ζロック判定回路６の出力信号が１”′の時に位相
比較器１の出力端子をローパスフィルタ６に接続する。
比較器１の出力端子をローパスフィルタ６に接続する。
８はロック判定回路６の出力信号によ−）て制御される
切換スイッチであり、０°“の時ローパスフィルタ４の
出力端子をｖｃｏ２に接続し、１°“の時にローパスフ
ィルタ６の出力端子をＶＣＯ２に接続する。
切換スイッチであり、０°“の時ローパスフィルタ４の
出力端子をｖｃｏ２に接続し、１°“の時にローパスフ
ィルタ６の出力端子をＶＣＯ２に接続する。
次にこの実施例の動作について説明する。ＰＬＬループ
がアンロック状態にある場合には判定回路６がその状態
を検出し、切換スイッチ７．８を制御して位相比較器１
と■Ｃ０２との間にローパスフィルタ４を接続する。そ
して、、ＦＭ雑音は増加してもダンピング係数を大きく
とってロックアツプタイムを短縮する。
がアンロック状態にある場合には判定回路６がその状態
を検出し、切換スイッチ７．８を制御して位相比較器１
と■Ｃ０２との間にローパスフィルタ４を接続する。そ
して、、ＦＭ雑音は増加してもダンピング係数を大きく
とってロックアツプタイムを短縮する。
このようにしてロック状態に移行した時には判定回路６
がそれを検出し、ローパスフィルタ４に代え、ローパス
フィルタ５を接続してＦＭ雑音を低下させ、ＰＬＬの性
能を大きくする１、上記実施例より明らかなように本発
明によれけ、ＰＬＬループがアンロック状態の時はロー
パスフィルタの時定数がロック時間最短になるように選
定］７、ロック状態の時にはローパスフィルタの時定数
をＦ、Ｍ＠音が最少となる時定数に切換えるようにし、
従来の欠点を解消してロックスピードが早く、かつＦＭ
雑音が最少になるようにしプζものである。したがって
、本回路を使用する機器、／ξとえばＰＬＬを利用して
ＡＦＣをかけるリンコンベックス方式の無線電源装置等
においては有用である。
がそれを検出し、ローパスフィルタ４に代え、ローパス
フィルタ５を接続してＦＭ雑音を低下させ、ＰＬＬの性
能を大きくする１、上記実施例より明らかなように本発
明によれけ、ＰＬＬループがアンロック状態の時はロー
パスフィルタの時定数がロック時間最短になるように選
定］７、ロック状態の時にはローパスフィルタの時定数
をＦ、Ｍ＠音が最少となる時定数に切換えるようにし、
従来の欠点を解消してロックスピードが早く、かつＦＭ
雑音が最少になるようにしプζものである。したがって
、本回路を使用する機器、／ξとえばＰＬＬを利用して
ＡＦＣをかけるリンコンベックス方式の無線電源装置等
においては有用である。
第１図は一般的なＰＬＬ回路の構成図、第２図は本発明
の一実施例におけるＰＬＬ回路装置のブロックダイヤグ
ラムを示す図である。 ４．６・・−ローパスフィルタ、６− ロック判定回路
、７，８・・・・・・切換スイッチ。
の一実施例におけるＰＬＬ回路装置のブロックダイヤグ
ラムを示す図である。 ４．６・・−ローパスフィルタ、６− ロック判定回路
、７，８・・・・・・切換スイッチ。
Claims (1)
- 位相比較器とＶＣＯ（電圧制御型可変周波数発振器）と
の間に互いにダンピング係数の異なる２つのローパスフ
ィルタを設けると共に、ＰＬＬループがアンロック状態
か、ロック状態かを判別し、上記ローパスフィルタを選
択する手段を設けたＰＬＬ回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59127990A JPS6016731A (ja) | 1984-06-21 | 1984-06-21 | Ｐｌｌ回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59127990A JPS6016731A (ja) | 1984-06-21 | 1984-06-21 | Ｐｌｌ回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6016731A true JPS6016731A (ja) | 1985-01-28 |
Family
ID=14973722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59127990A Pending JPS6016731A (ja) | 1984-06-21 | 1984-06-21 | Ｐｌｌ回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6016731A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0211594A2 (en) * | 1985-08-02 | 1987-02-25 | Libera Developments Limited | Phase-locked digital synthesiser |
| US5541965A (en) * | 1993-01-13 | 1996-07-30 | U.S. Philips Corporation | Carrier frequency synchronization device using two different B/W filters |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5313862A (en) * | 1976-07-23 | 1978-02-07 | Hitachi Ltd | Phase drawn oscillator |
| JPS5343462A (en) * | 1976-10-01 | 1978-04-19 | Mitsubishi Electric Corp | Phase synchronous circuit |
| JPS54121646A (en) * | 1978-03-14 | 1979-09-20 | Toyo Communication Equip | Phase synchronization oscillator shortening synchronizer time |
-
1984
- 1984-06-21 JP JP59127990A patent/JPS6016731A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5313862A (en) * | 1976-07-23 | 1978-02-07 | Hitachi Ltd | Phase drawn oscillator |
| JPS5343462A (en) * | 1976-10-01 | 1978-04-19 | Mitsubishi Electric Corp | Phase synchronous circuit |
| JPS54121646A (en) * | 1978-03-14 | 1979-09-20 | Toyo Communication Equip | Phase synchronization oscillator shortening synchronizer time |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0211594A2 (en) * | 1985-08-02 | 1987-02-25 | Libera Developments Limited | Phase-locked digital synthesiser |
| US5541965A (en) * | 1993-01-13 | 1996-07-30 | U.S. Philips Corporation | Carrier frequency synchronization device using two different B/W filters |
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