JPS60164365A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）　発明の技術分野 本発明は半導体装置の製造方法、特に電極に位優款へナ
スχ幻物道ス頗儲でＹ制為宝他出階薔りど百する。

（ｂ）　技術の背景 半導体集積回路装置の集積度の増大を実現するために、
トランジスタ素子の微細化が進められている。トランジ
スタ紫子の微細化は単に基板上の単位面積あたりの集禮
数が増大する効果のみではなく、トランジスタ素子性が
向上するという本質的な効果を有する。すなわち、例え
ば電界効果トランジスタ（以下ＰＥＴと略称する）につ
いてその寸法を１／Ｋに比例縮少して、不純物４度をに
倍。

電圧を１／Ｋにするならば、近似的に伝播時間、キャパ
シタンスは１／Ｋに、消費心力は１／Ｋｔに減少する。

更にシリコンの物性に基づく限界をこえる動作速度の向
上などを実現するために、キャリアの移動度がシリコン
より遥に大きい砒化ガリウム（ＧａＡｓ）などの化合物
半導体を用いる半導体装置が開発され既に実用化されて
いる。

（ｅ）　従来技術と問題点 半導体材料にＧａＡａを用いたショットキバリア形ＰＥ
Ｔ　（以下ＧａＡｓ　ＭＥＳ　ＦＥＴと略称する）は化
合物半導体トランジスタとして現在量も多く行なわれて
いるが、その構造の１例を第１図に示す。

図に示゛す従来例においては、半絶縁性ＧａＡｓ基板１
に、例えばイオン注入方法によって或いは不純物をドー
プしたＧａＡｓエピタキシャル成長層によって、ｎ型チ
ャネル層２が形成され、このｎｍチャネル層２上にショ
ットキ接触するゲートを極３が配設される。このゲート
電極３をマスクとするイオン注入方法によって導入され
た不純物によって、高不純物濃度のｎ　型ソース及びド
レイン領域４が形成され、このソース及びドレイン領域
４上にオーミック接触するソース及びドレイン成極１が
配設される。

このゲート電極３をマスクとしてソース及びドレイン領
域４にイオン注入を行なういわゆるセル７アライメント
法は、ゲート電極３の端面とソース及びドレインの高不
純物濃度領域４の界面とを整合させることを目的として
採用されている。しかしながらセルフアライメント法で
不純物を導入しても、不純物イオンは半導体結晶の格子
原子との衝突によってジグザグに進行するためにゲート
電極下のチャネル領域にも侵入する。これに加えてイオ
ン注入後に衝突による結晶欠陥の回復と注入された不純
物原子を結晶格子の置換位置に置くことを目的として行
なわれる加熱処理によって、不純物原子はチャネル領域
に更に拡散する。

この様な不純物原子のチャネル領域への侵入は、ＦＥＴ
のゲート長が短縮されるに伴なって次第に顕著な特性の
劣化をもたらしている。すなわぢゲート閾値電圧の変動
が大きくなりかつマイナス側にずれ、同時にトランスコ
ンダクタンスｆｍが小さくなり、またゲート・ソース問
答ｆｌ　Ｃｆ　ｓなどが増大して、高周波性能指数ｆｍ
／Ｃｙ＠が低下するなどのいわゆるショートチャネル効
果の原因となりている。

この問題に対処する手段として、不純物拡散速度の結晶
面への依存性を利用してゲート長方向の不純物拡散を最
小とする構造が既に知られている。

しかしながらこの構造においても、ゲート電極下への不
純物の侵入が阻止されたわけではない。

また他の対処手段として、ゲート長よりもイオン注入マ
スク長を長く設定して高不純物濃度領域をゲート成極か
ら遠ざける製造方法が提案されている。すなわち第２因
（ａ）に示す如くグー）’ｉｔ４Ｍ３を形成するエツチ
ング処理に際してそのパターンのマスク６よりも電極３
が縮少される様にサイ、ドエッチングを進行させて、マ
スク６がゲート電極３から庇状に張り出した形状とする
。このマスク６はソース及びドレイン領域４への不純物
イオン注入の際にイオンを阻止する能力を備えていてこ
れがイオン注入のマスクとなる。この様にゲート長すな
わちゲート′＃ｌｔ極３の半導体基体との接触面の長さ
よりマスク長を拡大して、先に述べた加熱処理後の高不
純物濃度領域４の界面をゲート４極３の端面と第２図（
ｂ）に示す如く整合させる製造方法がある。

しかしながらこの製造方法はゲート電極３のサイドエツ
チング量、不純物イオンの拡散長などが正確に制御され
ることが必要であって、冥際の製造プ四セスにおいてこ
れを実現することは極めて困難であり、第１図に示した
如きゲート電極３の下のチャネル領域２への不純物の侵
入が相当に残存し、或いは第２図（ｃ）に示した如く高
不純物濃度領域４の界面がゲート電極３の外側に離隔す
るなどの変動が避けられない現状にある。

第２図（ｃ）に示した如くゲート電極３とソース及びド
レイン高濃度領域４とが離隔する場合には、ソーそ・ゲ
ート間、ドレイン・ゲート間抵抗が増大してトランス；
ンダクタンスｆｍの低下などの特性劣化を来たす。従っ
てこの様な抵抗の増大などの不都合を生ずることな（、
ゲート電極からソース及びドレイン高不純物酸度領域を
遠ざける製造方法がめられている。

（ω　発明の目的 本発明は、不純物導入領域を電極に整合して重なり合う
ことなく形成し、かつ寄生抵抗が抑制される半導体装置
の製造方法を提供することを目的とする。

（ａ）　発明の構成 本発明の前記目的は、半導体基体上に電極材料よりなる
皮膜を形成し、該皮膜上に設けたマスクを用いて該皮膜
を選択的に除去して該マスクのパターンより縮少された
゛電極を形成し、次いで不純物イオンの一部を該マスク
によって阻止しかつ該マスクを貫通した該不純物イオン
を該電極によって阻止するイオン注入方法によって、該
半導体基体に該不純物を選択的に導入し加熱処理を行な
って、該半導体基体の該電極下の領域と該マスクに遮蔽
されない第１の不純物導入領域との間に、該第１の不純
物導入領域より低不純物濃度の第２の不純物導入領域を
形成する半導体装置の製造方法により達成される。

（ｆ）　発明の実施例 以下本発明を実施例により図面を参照して具体的に説明
する。

第３図（ａ）乃至（ｄ）はＧａＡｓ　ＭＥＳ　ＦＥＴに
かかる本発明の実施例を示す工程順断面図である。

第３図（ａ）参照 半絶縁性ＧａＡａ基板１１上にチャネル層とするｎｆｆ
ｌＧａＡｓ層１２を形成する。本実施例に右いては、例
えば・シリコン（ｓｉ）をエネルギー５９　［：　Ｋｅ
Ｖ〕。

ドーズ量Ｉ　Ｘ　１０”ＩＪ）程度で選択的にイオン注
入して、温度８５０〔℃〕２時間１０分間程鹿の加熱処
理を行なうことによって、最高不純物濃度１．５Ｘ　１
０１？（ｍ）程度にｎＷＧａＡｓ層１２を形成している
。

ｎＷＧａＡｓ層１２上にゲート電極材料よりなる皮膜１
３を被着する。本実施例においては後に行なう加熱処理
によってショットキ接触の安定性を失なわないゲート電
極材料として、例えばタングステンシリサイド（Ｗ＋　
Ｓ　ｉ　ｇ　）を用いて、厚さ２００［ｎｍ）程度に皮
膜１３を形成している。

Ｗｍ　Ｓ　ｉ　ｍ皮膜１３上にゲートパターンマスク１
４を形成する。このパターンは後に説明する如く意図す
るゲート長より拡大され、かつソース及びドレイン領域
に注入する不純物イオンの一部が阻止される厚さとする
。本実施例においては、蟹化アルミニウム（ＡｔＮ）を
用いて厚さ２００（ｎｍ）程度としている。

第３図（ｂ）参照 マスク１４を用いてゲート電極１３Ａを形成する貴ツチ
ングを行なう。本実施例においては四弗化炭素（ＣＦ４
）に酸素を５〔チ〕程度添加したガスプラズマによって
このエツチングを実施し、マスク１４から０，３〔μｍ
〕程度の幅のサイドエツチングを行なってゲート長Ｌｆ
を約０．８〔μｍ〕としている。このエツチングにおい
て、最初はガス圧を例えば０．１（Ｐａ）程度とする方
向性の強いエツチングによってゲート電極１３Ａをマス
ク１４に整合する形状とし、次いでガス圧を例えば５　
（Ｐａ）程度に高めてサイドエツチング効果を得ること
によって、ゲート電極１３Ａの形状寸法をよく制御する
ことかできる。

第３図（ｃ）参照 ソース及びドレイン領域１５に不純物を導入するイオン
注入を実施する。本実施例においては＋ 例えばＳｌ　をエネルギー１７５　［ＫｅＶ）、ドーズ
量１．７　Ｘ　１０”（ｆｆｌ）程度に注入している。

このイオ＋ ン注入の際にＳｉ　イオンはマスク１４によってそのエ
ネルギーを奪われ一部が阻止される。マスク１４を貫通
したＳｔ　イオンのうちゲー）１３ＡＱ）部分について
は、このゲート電極１３Ａに阻止される。マスク１４が
ゲート電極１３Ａより張り出している庇状の部分につい
ては、マスク１４を貝通したＳｌ　イオンは半導体基体
に注入される。しかしながらこの注入領域１６のドーズ
量及び深さはマスク１４がないソース及びドレイン領域
１５より少なくなる。

第３図（ｄ）参照 例えば温度７５Ｃ１［℃〕、時間１０分間程度の加熱処
理を行なってＳｌ　イオンを活性化する。この活性化に
よってソース及びドレイン領域１５においては最高不純
物＃度がｌＸｌ０”［肩〕程度となり、マスクを貫通し
たイオン注入領域１６においてはこの注入イオンによる
最＋に％濃就２　Ｘ　１０”ＣＥ＆）程度の不純物がチ
ャネル層２として先に導入した不純物に加えられて、最
高讃度３．５　Ｘ　１０”　［ｃＪ程度となる。

しかる後にソース及びドレイン電極１７を従来技術によ
って配設する。

以上説明した実施例においては、ソース及びドレイン高
不純物濃度領域１５の界面はゲート電極１３Ａの端面よ
り外側にあり、また本発明の方法によって形成された領
域１６は不純物濃度が低いために、先に述べた如きショ
ートチャネル効果を生じない。

他方ゲート電極１３Ａ下のチャネルｆ域１２とソース及
びドレイン領域１５との間には、チャネル領域１２の例
えば２倍程度の濃度に不純物が導入されて表面準位など
による空乏層の深さが縮少し、い場合に、ソース・ゲー
ト間の面積抵抗率が５００〔〜勺〕程度となるのに対し
て、本実施例では１５０〔ル勺〕程度である。この結果
トランスコンダクタンスｆｍも増大し、領域１６を設け
ない場合の２５０ＣｍＳ／ｍ〕程度に対して、本実施例
では３００［ｔｘＳｈ〕程度以上が得られている。

以上の説明はＧａＡ＋ｓ　ＭＩＳ　Ｆ’ＥＴを例にして
いるが、本発明はＧａＡｓ以外の半導体材料を用いる場
合にも同様に適用し得ることは明らかである。

また半導体装置の構造としてもＦＥＴに限ることすく、
例えばバイポーラトランジスタのベース接触領域の形成
など、他の半導体装置の製造に適Ｊｔｌして同様の効果
を得ることができる。

（ｇ）　発明の詳細 な説明した如く本発明によれば、電極に位置整合する不
純物導入領域を形成する場合に発生する問題を解決する
工業的実施に好適な側進方法が提供されて、半導体装置
の微細化、高性能化等を更に推進する効果が得られる。

【図面の簡単な説明】

第１図及び第２図（ａ）乃至（ｅ）はＧａＡｓ　ＭＥＳ
　ＦＥＴにかかる従来例を示す断面図、第３図（ａ）乃
至（ｄ）は本発明の実施例を示す断面図である。 図において、１１は半絶縁性ＧａＡｓ基板、１２はｉ型
チャネル層、１３Ａはゲート電極、１４はマスク、１５
はソース及びドレイン領域、１６はｎ　ｍ不純物導入領
域、１７はソース及びドレイン電極を示す０ 第１　回 第２阿

Claims (1)

【特許請求の範囲】
1. 半導体基体上に電極材料よりなる皮膜を形成し、該皮膜
   上に設けたマスクを用いて該皮膜を選択的に除去して該
   マスクのパターンより縮少された電極を形成し、次いで
   不純物イオンの一部を該マスクによって阻止しかつ該マ
   スクを貫通した該不純物イオンを該電極によって阻止す
   るイオン注入方法によって、該半導体基体に該不純物を
   選択的に導入し加熱処理を行なって、該半導体基体の該
   電極下の領域と該マスクに遮蔽□されない第１の不純物
   導入領域との間に、該第１の不純物導入領域より低不純
   物濃度の第２の不純物導入領域を形成することを特徴と
   する半導体装置の製造方法。