JPS6015899A - Storage device - Google Patents

Abstract

PURPOSE:To decrease the test time required for complete propriety decision by constituting a memory array dividedly into plural mats and providing a terminal for output observation to each memory mat to access all memory mats at the same time. CONSTITUTION:The memory array 1 is divided into four memory mats 1a-1d where a 16-kbit memory cell is arranged in matrix. A buffer circuit 11 giving an output to an observing pads 13a-13d as observing terminals provided corresponding to the memory mats 1a-1d is provided respectively. In touching a probe to an input pad 13e of a test control signal and impressing a prescribed test control signal, all read/write circuits 8a-8d are activated and all the memory mats are accessed at the same time thereby conducting date read and write.

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、データ記憶技術に関するもので、特に牛導体
記ｔｔ＜装置に適用して有効な技術に関するものである
。DETAILED DESCRIPTION OF THE INVENTION [Technical Field] The present invention relates to a data storage technology, and particularly to a technology that is effective when applied to a cow conductor recorder.

〔背景技術〕[Background technology]

本発明者は、メモリテスト技術について以下に述べるよ
うな技術について検削した。すなわち、ＲＡＭ（ランダ
ム・アクセス・メモリ）のような半導体記憶装置（以下
半梼体メモリと称する）は１ビツトでも不良セルがある
と欠陥品となる。そのため、１ビツトずつデータを読出
しあるいは萌゛き込むようにされた半導体メモリにおけ
る製品の良品、不良品を検出するためのテスティングは
、アドレスを変化させながらメモリアレイ内の全メモリ
セルを１ビツトずつアクセスして、出力ピンからの出力
信号を読み取って良否の判定を行なう必要があることが
わかった。The inventor examined the following memory test technology. That is, a semiconductor memory device (hereinafter referred to as a semi-structured memory) such as a RAM (Random Access Memory) becomes a defective product if there is even one defective cell. Therefore, testing for detecting good and defective products in semiconductor memory, which reads or writes data one bit at a time, involves testing all memory cells in a memory array one bit while changing the address. It was found that it was necessary to access each pin and read the output signal from the output pin to determine pass/fail.

しかも、半導体メモリでは、全ビットヶ単に一つずつア
クセスし７て判定しただけでは不充分である。すなわち
、複数個のメモリセノ１−がマトリックス状に配設され
てなるメモリアレイ内の一つのメモリセルのデータが、
隣接する行もしくは列等のメモリセルのアクセスによっ
て変化されてしまうことがある。そのため、このような
Ｘ１ビツト栴成の半導体メモリにおいて完全な良否判定
を行なうには、全ビットについて他のすべてのビットと
の関連でアクセスを行なってやる必要がある。この場合
にｔま、メモリアレイのビット数をＮとするとＮ　に比
例した長さのテストパターンが必要となる。Moreover, in a semiconductor memory, it is insufficient to simply access all bits one by one and make a determination. That is, the data of one memory cell in a memory array in which a plurality of memory cells 1- are arranged in a matrix is
It may be changed by accessing memory cells in adjacent rows or columns. Therefore, in order to make a complete pass/fail judgment in such an X1-bit structured semiconductor memory, it is necessary to access all bits in relation to all other bits. In this case, if the number of bits in the memory array is N, a test pattern with a length proportional to N is required.

しかるに、半導体メモリは近年ますます大容量化されて
きているため、メモリ容量の増大に伴ない完全な良否判
定を行なうのに必要なテスト時間は指数関数的に増大し
てしまう。その結果、一つの製品に力えられる良否判定
のテス°ト時間は制限され、実行できるテストパターン
が相対的に減少されてしまい、不良品の検出率が低下す
るという問題点があることが分かった。However, since the capacity of semiconductor memories has been increasing in recent years, the test time required to make a complete pass/fail determination increases exponentially as the memory capacity increases. As a result, it has been found that the test time for pass/fail judgment that can be applied to a single product is limited, the number of test patterns that can be executed is relatively reduced, and the detection rate of defective products is reduced. Ta.

〔発明の目的〕[Purpose of the invention]

この発明の目的は、従来にない新規な効果を奏する記憶
技術を提供することにある。An object of the present invention is to provide a storage technology that provides novel effects not seen before.

この発明の他の目的は、例λは半導体メモリに適用した
場合に、完全な良否判定を行なうのに必要なテスト時間
を短縮させ、もしくは不良品の検出率を向上させること
ができるようにすることにある。Another object of the present invention is to reduce the test time required to make a complete pass/fail determination or to improve the detection rate of defective products when applied to semiconductor memories. There is a particular thing.

この発明のその他の目的は、デスティングの容易なメモ
リ装置を提供することにある。Another object of the present invention is to provide a memory device that is easy to destination.

この発明のその他の目的は、篩信頼性のメモリ装置を提
供することにある。Another object of the invention is to provide a highly reliable memory device.

本発明のその他の目的は、大容量メモリ装置に適合した
テスト技術を提供することにある。Another object of the present invention is to provide a test technique suitable for large capacity memory devices.

本発明のその他の目的は、多数のメモリ書マットを有す
るメモリ装置に適合し７た設削技術を提供することにあ
る。Another object of the present invention is to provide a machining technique that is suitable for memory devices having multiple memory mats.

本発明の前記ならびにそのほかの目的と新規な特徴幻：
、本明細書の記述および添付図面からあきらかになるで
あろう。The above and other objects and novel features of the present invention:
, will become clear from the description of this specification and the accompanying drawings.

〔発明の概要〕[Summary of the invention]

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。A brief overview of typical inventions disclosed in this application is as follows.

すなわち、メモリアレイを複数のマットに分割構成する
とともに、各メモリマントごとに出力観測用のパッドを
設け、かつ全メモリマットを同時にアクセスできるよう
にすることにより、Ｘ１ビツト栴成のメモリにおいて、
複数ビットのメモリセルの出力を同時に見ることができ
るようにして、人界−ｈのメモリにおけるテスト時間を
短縮させて−に舵口的を達成するものである。That is, by configuring the memory array to be divided into multiple mats, providing a pad for output observation for each memory mantle, and making it possible to access all memory mats at the same time, it is possible to achieve
By making it possible to view the outputs of multiple bits of memory cells at the same time, it is possible to shorten the test time for today's memories, thereby achieving a new goal.

以下図面を用いてこの発明を具体的に説明する。The present invention will be specifically explained below using the drawings.

〔実施例〕〔Example〕

第１図は、−例として本発明を６４ｋＸ１とット４１り
成のＲＡＭに適用したものを示す。図面にわ（５叶ブロ
ツクで示されている各回路はすべてシリコンチップのよ
うな一つの半導体基板上に形成される。FIG. 1 shows, by way of example, the application of the present invention to a RAM of 64k×1 and 41 bits. The circuits shown in the drawings (indicated by five blocks) are all formed on a single semiconductor substrate, such as a silicon chip.

図において、１は６４ｋＸ１ビツトのメモリセルからな
るメモリアレイで、このメモリアレイ１は、特にｆｌｉ
ｌｌ限されないが、１６にビットのメモリセルがマトリ
ックス状に配設されてなる４個のメモリマントｌａ、ｌ
ｂ、ｌｃ、ｌｄに分割４１１？成されている。In the figure, 1 is a memory array consisting of 64k x 1 bit memory cells, and this memory array 1 is particularly
Although not limited to ll, four memory mants la and l each having 16 bits of memory cells arranged in a matrix are provided.
Divided into b, lc, ld 411? has been completed.

上Ｈ己メモリマット１ａ〜１ｄのうち、１ａと１ｂけＸ
デコーダ２ａを狭人、で対称的ｅζ、またメモリマツ）
ｌｃと１ｄはＸデコーダ２ｂを狭んで対称的に配設され
ている。ただし、図面の各メモリマノ）ｌａ〜１ｄ配置
は、実際にナツプ上に形成された場合のメモリマットの
配置状態に対応するものではない。Of the upper memory mats 1a to 1d, 1a and 1b are
Decoder 2a is narrow, and symmetrical eζ, also memory pine)
lc and 1d are arranged symmetrically with the X decoder 2b in between. However, the arrangement of the memory mats 1a to 1d in the drawings does not correspond to the arrangement of the memory mats when they are actually formed on the nap.

また、上記各メモリマｙ）ｌａ〜１ｄの一側（図面では
下側）にけＹスイッチ回路３ａ〜３ｄが配設されている
。Furthermore, Y switch circuits 3a to 3d are arranged on one side (lower side in the drawing) of each of the memories y)la to 1d.

４けアドレスバソンア回路で、このアドレスパフフッ回
路４には外部からＸ系のアドレス（ｇ”ｒ　ＡχとＹ系
のアドレス信号Ａｙが入力され、適自な内戚される。こ
の内ｉ６アドレス信号ａｘ、ａｘ　が上記　デコーダ２
ａ、２ｂに供給さｉすると、Ｘデコ−ダ２ａによってメ
モリマット１ａ、ｌｂ内の対応する一本のワード線がそ
れぞれ選択レベルにされ、また、Ｘデコーダ２ｂによっ
てメモリマットｌｃ、１ｄ内の対応する一本のワード線
がそれぞれ選択レベルにされる。さらに、上記内部アド
レス信号ａ　ｙ　ｒ　ａ　ｙ　はＹデコーダ５に供給さ
れて、Ｙデコーダ５が上記各Ｙスイッチ回路３＆〜３ｄ
内の対応するＹスイッチをオンさせて、一対のデータ線
を選択するよう托されている。さらに、各メモリマット
１ａ〜ｌｄ内から選択されたデータ酸は・ＭＯＳスイッ
グー〇＋＋　＋　Ｑ＋２〜Ｑ４１　＋　Ｑ４２を介して
データ人力バッファ回路６に接続されている。This is a 4-digit address bus circuit, and the address puff circuit 4 receives an X-system address (g"r Aχ) and a Y-system address signal Ay from the outside, and makes an appropriate internal correspondence. Among these, the i6 address Signals ax and ax are above decoder 2
When i is supplied to memory mats lc and 2b, the X decoder 2a sets the corresponding word line in the memory mats 1a and lb to the selection level, and the X decoder 2b sets the corresponding word line in the memory mats lc and 1d to the selection level. Each of the word lines to be selected is set to the selection level. Further, the internal address signal a y r a y is supplied to the Y decoder 5, and the Y decoder 5 connects each of the Y switch circuits 3&~3d.
A pair of data lines is selected by turning on the corresponding Y switch within the Y switch. Further, the data acid selected from within each memory mat 1a to ld is connected to the data manual buffer circuit 6 via MOS swigs + Q+2 to Q41 + Q42.

７は外部から供給される読出し、書込み制御用のライト
イネーブル信号ＷＥが入力されるようにされたリード・
ライト入−カバッファ回路で、この回路けＷＥ情号に応
じて適当な読出信号φ１と書込信号Ｔヮを形成し、上記
各メモリマツ）ｌａ〜１ｄに朗応して設けられた読出・
■゛込回路８ａ〜８ｄに対して出力する。Reference numeral 7 denotes a read/write circuit to which a write enable signal WE for read/write control supplied from the outside is input.
The write input buffer circuit forms an appropriate read signal φ1 and write signal Tヮ according to the WE information, and the read signal
(2) Output to the input circuits 8a to 8d.

さらに、９け外部から供給されるアドレス４３号Ａｙの
うち特定アドレス信号Ａｙ　ｉ、　Ａｙ　ｊ　に基づい
て、上記メモリマツ）ｌａ〜１ｄのうち一つを活性化さ
せるためのマット選択信号Ｍ　Ｓ　ａ　＝Ｍ　Ｓ　ｄを
形成するアドレスデコーダで、このアドレスデコーダ９
から上記読出・書込回路８Ａ〜８ｄのうち一つに対１．
．．て、ロウレベルのマツ）・選択イＭ号を出力して、
いずれか一つの読出・乎ト込回路のみを活性化させる。Further, a mat selection signal M Sa = for activating one of the memory pins la to 1d based on specific address signals Ay i and Ay j of the address number 43 Ay that is supplied from the outside. This address decoder 9 forms M S d.
to one of the read/write circuits 8A to 8d.
．． ．． Then, output the low level pine)/selection I number M,
Only one of the read/write circuits is activated.

上記読出・■込回路８ａ〜８ｄは、図面に代表的に示さ
れている読出・盾込回路８ａと同じ構成にされている。The reading/embedding circuits 8a to 8d have the same configuration as the reading/embedding circuit 8a representatively shown in the drawing.

すなわち、この読出・壌込回路８ａ〜８ｄは、上記リー
ド・ライト人カバソファ７から供給される読出信号φ８
および上記マント選択信号ＭＳを入力信号とするＮＯＲ
ゲートＧ８と、上記書込信号φ７およびマット選択信号
ＭＳを入力信号とするＮＯＲゲート０ｗと、上記ＮＯＲ
ゲートＧ１１の出力によって動作状態にされるセンスア
ンプＳＡおよびこのセンスアンプＳＡの出力４８号を共
通の出力バラフッ回路１０へ出力用能にするセンスアン
プ出力スイッチＳＡ’−８ＬＹを有しでいる。That is, the read/write circuits 8a to 8d receive the read signal φ8 supplied from the read/write person cover sofa 7.
and NOR using the above cloak selection signal MS as an input signal
gate G8, the NOR gate 0w whose input signals are the write signal φ7 and the mat selection signal MS, and the NOR
It has a sense amplifier SA that is activated by the output of the gate G11 and a sense amplifier output switch SA'-8LY that makes the output No. 48 of the sense amplifier SA available for output to the common output balance circuit 10.

例えば、ライトイネーブル信号ＷＥがロウレベルにされ
て書込信号φ７がロウレベルにされているデータ乳１−
込時に、メモリマツ）ｌａに対応する読出・」込回路８
ａを選択活性化させる辺択仙号ＭＳａがロウレベルにさ
れると、該回路８ａ内のＮＯＲゲート０ｗの出力のみが
ハイレベルにされて、対地するＭＯＳスイッチＱｌｌと
Ｑ１０がオンされ、そのときＹデコーダ５．により選択
されるＹスイッチ３ａを介（７て、Ｘデコーダ２ａによ
って選択レベルにされているメモリマット１ａ内の一つ
のメモリセルに対してデータ入力バッファ６からのデー
タがギ１き込すれる。一方、ライトイネーブル信号Ｗ［
がハイレベルにされて抗出伯゛号７　がロウレベルにさ
れているデータ読出時に、選択信号ＭＳａかロウレベル
にされると、ＮＯＲゲートＧ１１の出力がハイしノベル
になって読出・甫込回路８ａ内のセンスアンプＳＡのみ
が動イ／［させられて、そのとき、Ｘデコーダ２ａとＹ
デコーダ５とによって選択されているメモリマット１ａ
内の−っのメモリセルのデータが増＋１１ｚされ、ｉＱ
ｌじ＜ＮＯＲゲートＧＲの出力によってオンさｉｌてい
るセンスアンプ出力スイッチＳ’Ａ−８Ｗを介し７て出
カバソファ１０に送らｉｌて外部へ出力さｉｑる。他σ
）メモリマｙ）ｌｂ〜１ｄが選択活性化される動作も上
、＋（１と同様である。For example, the write enable signal WE is set to low level and the write signal φ7 is set to low level.
At the time of loading, the read/load circuit 8 corresponding to the memory pin
When the edge selection signal MSa that selectively activates a is set to a low level, only the output of the NOR gate 0w in the circuit 8a is set to a high level, and the MOS switches Qll and Q10 connected to the ground are turned on. Decoder 5. Data from the data input buffer 6 is input into one memory cell in the memory mat 1a which is set to the selected level by the X decoder 2a via the Y switch 3a selected by the X decoder 2a. On the other hand, write enable signal W[
When the selection signal MSa is set to a low level during data reading in which the resistor No. 7 is set to a high level and the resistor No. Only the sense amplifier SA in the X decoder 2a and Y
Memory mat 1a selected by decoder 5
The data in the - memory cell within is increased by +11z, and iQ
The signal is sent to the output sofa 10 through the sense amplifier output switch S'A-8W, which is turned on by the output of the NOR gate GR, and is output to the outside. other σ
) The operation of selectively activating the memories y) lb to 1d is also the same as +(1).

さらに、この実施例では、上記谷ｆ７’ｅ、出・を込回
路８ａ〜８ｄ内に、内部のセンスアンプＳＡのセンス信
号を、前記デコーダ９から出力びれるマット選択信号Ｍ
　Ｓ　ａ　７−　Ｍ　Ｓ　ｄ　のハイ捷たはロウレこか
かわらず、他の適当なテスト用ｉｆｆ！Ｉ御信号に基づ
いて１１νり出して、各メモリマｙ）ｌａ〜１ｄＫ対応
して設けられた観測用端子としての観測バッド１３ａ〜
１３ｄに対して出力するためのバッファ回路１１がそノ
］ぞれ設す゛られている、このバッファ回路１１は例え
ばクロックド・インバータ等により構成することができ
る。Furthermore, in this embodiment, the sense signal of the internal sense amplifier SA is input into the valley f7'e, the output/input circuits 8a to 8d, and the mat selection signal M outputted from the decoder 9.
Regardless of whether the S a 7- M S d is high or low, any other suitable test if! Based on the I control signal, observation pads 13a to 13a are provided as observation terminals corresponding to each memory MY)la to 1dK.
Buffer circuits 11 are provided for outputting signals to the signals 13d and 13d, respectively. These buffer circuits 11 can be constituted by, for example, clocked inverters.

寸た、この実施例では、上記デコーダ９か鴫出力される
マット選択信号ＭＳａ〜ＭＳｄいがんにかかわらず、上
記読出・４Ｆ込回路８ａ〜８ｄをすべて活性化させるだ
めの信号を形成する信号形成回路１２が設けられている
。この信号形成回路１２目、上記観、ｄｌｊｌパッド１
３ａ〜１３ｄとは別個に設けられたテスト用制御信号の
入カバノド１３ｅが接続され、また、信号形成回路１２
の出力線は上Ｈピテコーダ９の出力線に接続されている
。そして、この信号形成回路１２は、メモリの良否判定
のテスト時にハツト１３ｅＶ（Ｊ９’ｌ定の制御信号が
入力されると、その出力がロウレベルになって、上記読
出・羽込回路８ａ〜８ｄに供給されるマット選択ｆｉｈ
号Ｍ　Ｓ　ａ　＝Ｍ　Ｓ　ｄをすべて強制的にロウレベ
ルにさせて、読出・書込回路８ａ〜８ｄを同時に活性化
させるとともに、上記バッファ回路１１をすべて１ｌ１
７作させて、センスアンプＳＡの出力信号を対応する観
測バンド１３ａ〜１３ｄに出力可能にさぜる。また、パ
ッド１３ｅに信号が印加されない状態では信号形成回路
１２の出力はフローティング状態にされるようになって
いる。In addition, in this embodiment, a signal forming circuit forms a signal for activating all of the read/4F circuits 8a to 8d regardless of whether the mat selection signals MSa to MSd are outputted from the decoder 9. 12 are provided. This signal forming circuit 12, above view, dljl pad 1
An input node 13e for test control signals provided separately from the test control signals 3a to 13d is connected to the signal forming circuit 12.
The output line of is connected to the output line of the upper H pite coder 9. When a control signal of 13 eV (J9'l) is input to this signal forming circuit 12 during a test to determine whether the memory is good or bad, its output becomes a low level and the output is sent to the reading/feeding circuits 8a to 8d. Supplied mat selection fih
The signals M S a = M S d are all forced to low level, the read/write circuits 8 a to 8 d are simultaneously activated, and all the buffer circuits 11 are set to 1 l1.
7, so that the output signal of the sense amplifier SA can be outputted to the corresponding observation bands 13a to 13d. Furthermore, when no signal is applied to the pad 13e, the output of the signal forming circuit 12 is kept in a floating state.

なお、上記実施例においては各メモリマツ）ｌａ〜１ｄ
に対応して別々に設けられているＸデコーダ２ａ、２ｂ
のよう々回路も、上記テコ下−ダ９の出力によって選択
的に活性化させることにより消費′電力を減らすことが
できる、このｔ７．台、テスト時に信号形成回路１２か
ら発生される信号を、これらの選択的に活性化される回
路に対しても供給させることにより、テスト時にはこれ
らの回路を同時に活性化させて全メモリマツ）ｌａ〜１
ｄの読出し、咽込みが行なえるようにする。In addition, in the above embodiment, each memory pine)la to 1d
X decoders 2a, 2b provided separately corresponding to
By selectively activating circuits such as t7. and the like by the output of the lever 9, power consumption can be reduced. By supplying the signal generated from the signal forming circuit 12 during a test to these selectively activated circuits, these circuits are simultaneously activated during a test and all memories are processed. 1
d reading and swallowing.

従って、上記実施例におい１Ｇ１回路の製造ノロセスを
経て構成されたメモリを、ウェーハの段階で、各′ｌに
源パッドやアドレスｉ′（給用ハツトに対してテスト用
のグローブを当てて動作させるとともに、上記テスト用
制御信号の入カバノドｉ　３　ｅに対してもプローブを
当ててＤ［定のテスト用制御信号（ηｉ、圧）を印加さ
せると、すべての読出・慴１込回路８ａ〜８ｄが活性化
され、全メモリマント１ａ〜１ｄが同時にアクセスされ
て、データの読出し、書込みが行なわれる。しかも、各
読出・書込回路８ａ〜８ｄ内のすべてのセンスアンプＳ
Ａのセンス信号１７７７７回路１１によって対応する観
測パッド１３ａ〜１３ｄに出力される。そのため、この
観測パッド１３ａ〜１３ｄにプローブを当ててその出力
状態を観測することによりメモリセルの良否判定が可能
となる。Therefore, in the above embodiment, the memory configured through the manufacturing process of the 1G1 circuit is operated at the wafer stage by applying a test glove to the source pad and address i' (supply hat) on each 'l'. At the same time, when a probe is applied to the input node i3e of the test control signal and a constant test control signal (ηi, pressure) is applied, all the readout/pressure 1 included circuits 8a to 8d is activated, all memory mants 1a to 1d are accessed simultaneously, and data is read and written.Furthermore, all sense amplifiers S in each read/write circuit 8a to 8d are accessed simultaneously.
A sense signal 17777 is outputted to the corresponding observation pads 13a to 13d by the circuit 11. Therefore, by applying probes to the observation pads 13a to 13d and observing their output states, it is possible to determine the quality of the memory cells.

なお、上記実施例では、マント選択信号ＭＳａ〜ＭＳｄ
を発生するデコーダ９の出力を、テスト時にすべて強制
的にロウレベルにきせる信号形成回路１２が別個に設け
られているが、この信号形成回路１２を設ける代わりに
、デコーダ９の構成を変更（７て、テスト用制御信号の
入力バッド１３ｅからの信号とアドレス信号Ａｘｉ、Ａ
ｙ、ｉの３つの信号を入力信号とし、通常の動作にはい
ずれか一つの出カ信号がロウレベルもしくは）・イレベ
ルにされるが、パッド１３ｅＫ所定の信号が入力された
ときにはすべての出力信号がロウレベルもしくはハイレ
ベルにされるようｒＣ（”１ｆｔ成してもよい。Note that in the above embodiment, the cloak selection signals MSa to MSd
A signal forming circuit 12 is separately provided to force all the outputs of the decoder 9 that generates the signal to a low level during testing, but instead of providing this signal forming circuit 12, the configuration of the decoder 9 is changed (7 , the test control signal signal from the input pad 13e and the address signal Axi, A
The three signals y and i are input signals, and in normal operation, one of the output signals is set to low level or ) or high level, but when a predetermined signal is input to pad 13eK, all output signals are set to low level or high level. rC ("1ft" may be formed so that it is set to low level or high level.

上記実施例における観測パッド１３ａ〜１３ｄおよびテ
スト用制御信号の入力バッド１３ｅは、チップが通常の
１６ビンとか１８ビンのように空いているピンを有しな
いメモリのＩＣパンケージに封入されるときには、外部
端子とボンディングワイヤにより接続されることはない
１．シかし、チップがフラットパッケージ等に封入され
ることによりＮＣビンが生じる場合には、上記パッド１
３ａ〜１３ｄおよび１３ｅを空いている端子にボンディ
ングワイヤで接続しでやることができる。このようにす
ると、ウェーハの段階だけでなく、パンケージに封入し
た後の製品状態でもメモリセルの良否判定のだめのテス
トを行なうことができるようになる、 〔効果〕 メモリアレイを棲数のマットに分割材ｊ′成するととも
に、各メモリマッドごとに出力観、測用端子（パッド）
を設け、かつ全メモリマ・ントを同時にアクセスできる
ようＫ　４７９成することにより、Ｘ１ビット杓成のメ
モリにおいて、ネｖ数ピットのメモリセルの出力を同時
にｙることができるようになるという作用で、大容狗メ
モＩＪ　［おけるテスト時間がマット数分の１のメモリ
容量のメモリに対応するテスト時間で済むようになり、
完全な良否’Ｉ’ｌｌ定を竹なうのに必要なテスト時間
が大幅に短縮される。The observation pads 13a to 13d and the test control signal input pad 13e in the above embodiment are external when the chip is enclosed in a memory IC pancase that does not have vacant pins like a normal 16-bin or 18-bin. 1. Not connected by terminals and bonding wires. However, if an NC bin is generated due to the chip being sealed in a flat package, etc., the above pad 1
3a to 13d and 13e can be connected to vacant terminals with bonding wires. By doing this, it becomes possible to perform tests to determine the acceptability of memory cells not only at the wafer stage but also at the product state after being sealed in a pancage. [Effect] Divide the memory array into mats. At the same time, output viewing and measurement terminals (pads) are installed for each memory pad.
By providing K479 so that all memory units can be accessed at the same time, it is possible to simultaneously output the outputs of memory cells with Nev number pits in a memory with X1 bit size. , Oyoinu Memo IJ [The test time for the test can now be reduced to the test time corresponding to a memory whose memory capacity is 1/th the number of mats.
The test time required to achieve a complete pass/fail determination is greatly reduced.

寸だ、テスト時間７５敷へ見縮されたことにより、限ら
れた時間内で完全な良否判定が行なえるようになるため
、不完全なテストに伴なう不良品検出率の低下を防止し
、検出率を向上させることができるように浸るという効
果がある。By shortening the test time to 75 sheets, complete pass/fail judgments can be made within a limited amount of time, which prevents a drop in the detection rate of defective products due to incomplete testing. , has the effect of soaking so that the detection rate can be improved.

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
もので１性なく、その要旨を逸脱しない節回で種々の変
更弓部であることはいうまでもない。Although the invention made by the present inventor has been specifically explained based on the examples above, the present invention is not limited to the above examples, and the present invention can be modified in various ways without departing from the gist of the invention. It goes without saying that there is.

例えば、上肥莢施例ではメモリアレイが４つのメモリマ
ットに分割オ；ｌ、￥成されたものについて説明したが
、メモリマｙ）のむに４個のみでなく８個、１６個管径
意のめに４１＋）成できるものである。１だ、このとき
、マット数が増加するにしたがって、テスト時間に急速
に減少する。For example, in the above example, the memory array is divided into four memory mats, but the memory array can be divided into 8 or 16 memory mats instead of just 4. 41+) can be completed. 1. At this time, as the number of mats increases, the test time decreases rapidly.

上記実施例では、半ｄＬ体スタティック型うンダム争ア
クセス・メモリについて説明したが、本発明に、そわに
限定されるものではなく、ダイナミンク澤！ランダムｅ
アクセス・メモリ（ＲＡ　Ｍ　）及びジョセンソン素子
によりメモリ４セニ置、Ｇ　ａ　Ａ　ｓ　’Ｊの基板に
よるメモリＩＣ等へも適用１できる。In the above embodiment, a half-dL static type undamable access memory has been described, but the present invention is not limited to this. random e
It can also be applied to memory ICs using access memory (RAM) and Johnsonson devices, memory ICs using GaAs'J substrates, etc.

〔利用分野〕[Application field]

以上の説明でｄ主として本発明者によってなさねた発明
をその背景となった利用分野であるＲＡＭについて説明
したが、それに１取定されるものではなく、たとえば、
ＲＯＭ（リード・オンリ・メモリ）、ＥＰＲＯＭ、ＥＪ
ｉｉｌ：ＰＲＯＭ等の記憶装装置などにも適用できる。In the above explanation, we have mainly explained the invention made by the present inventor with respect to RAM, which is the field of application behind it, but this is not to be construed as being limited thereto; for example,
ROM (read only memory), EPROM, EJ
iii: It can also be applied to storage devices such as PROM.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明？ＲＡＭ（ランダム・アクセス・メモリ
）に適用（、た場合の一実施例を示すブロノクィ内戚図
である。 １・・・メモリアレイ、ｌａ〜１ｄ・・・メモリマント
、３８〜３ｄ・・・Ｙスイッチ回路、８ａ〜８ｄ・・・
読出・横通回路、１３ａ〜１３ｄ・・・出力観測用端子
（観測パッド）、１３ｅ・・・テスト用制御信号人カバ
ノド、ＳＡ・・・センスアンプ、φ□・・・読出信号、
φ７・・・利込信号、へ＋］Ｓａ−へ’ＩＳｄ　・・・
マント選択信号。Is Figure 1 the invention? This is a diagram showing an example of application to RAM (random access memory). 1...Memory array, la to 1d...Memory cloak, 38 to 3d...Y Switch circuit, 8a-8d...
Read/cross circuit, 13a to 13d...output observation terminal (observation pad), 13e...control signal for test, SA...sense amplifier, φ□...readout signal,
φ7...Profit signal, to+]Sa-to'ISd...
Cloak selection signal.

Claims (1)

【特許請求の範囲】 １、　メモリアレ・ｆが？ＪｆＥ１個のメモリマットに
分割構成され、かつ上記メモリアレイ内から１ビツトず
つデータを読み出すようにされてなる記憶装置であって
、テスト用制御信号を供給するための端子と、テスト時
にメモリセルからの出力を観測するため各メモリマット
ごとに設けられた端子と、各メモリマットごとに設けら
れた読出回路を上記制御信号に基づいて同時に動作状態
にさせる手段と、テスト時に上記読出回路のセンス信号
を’Ｏ！ｉ測用端子に出力させる手段が設けられてなる
記憶装置。 ２、複数個のメモリマットからなるメモリアレイの各マ
ットに対応（７て、上記読出回路とともに書込回路が設
けられ、上記テスト用制御信号に基づいて、各読出回路
本しくは各書込回路を同時に動作状態にさせるように構
成されてなることλ〜特徴とする特許請求の範囲[Claims] 1. Memoriare f? JfE is a storage device that is divided into one memory mat and configured to read data bit by bit from the memory array, and has a terminal for supplying a control signal for testing and a terminal for supplying a control signal from the memory cell during testing. means for simultaneously activating a terminal provided for each memory mat and a readout circuit provided for each memory mat based on the control signal, and a sense signal for the readout circuit during testing. 'O! A storage device provided with means for outputting data to an i-measurement terminal. 2. Corresponds to each mat of a memory array consisting of a plurality of memory mats (7. A write circuit is provided together with the above read circuit, and based on the test control signal, each read circuit or each write circuit Claims characterized in that λ~ is configured to simultaneously put into operation state.