JPS6015688A - メモリ・チツプ・アドレス装置 - Google Patents
メモリ・チツプ・アドレス装置Info
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- JPS6015688A JPS6015688A JP59051295A JP5129584A JPS6015688A JP S6015688 A JPS6015688 A JP S6015688A JP 59051295 A JP59051295 A JP 59051295A JP 5129584 A JP5129584 A JP 5129584A JP S6015688 A JPS6015688 A JP S6015688A
- Authority
- JP
- Japan
- Prior art keywords
- bits
- chip
- bit
- address
- memory
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0207—Addressing or allocation; Relocation with multidimensional access, e.g. row/column, matrix
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Mathematical Physics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Image Input (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電算機のメモリ(記憶装置)に関し、詳しくい
えば、二次元に配置された、各々が容量が小さい多数の
メモリ・チップの配列に、最終的にはラスター・スキャ
ン方式でよみ出される水平方向及び垂直方向の情報を要
領よくアドレス配分して記憶させ、又と9出す技術に関
している。
えば、二次元に配置された、各々が容量が小さい多数の
メモリ・チップの配列に、最終的にはラスター・スキャ
ン方式でよみ出される水平方向及び垂直方向の情報を要
領よくアドレス配分して記憶させ、又と9出す技術に関
している。
メモリ容量の比較的小さいメモリ・チップを連結して大
容量(アドレスが増す)のメモリを組立てることについ
て、いくつかの先行技術がある。
容量(アドレスが増す)のメモリを組立てることについ
て、いくつかの先行技術がある。
米国特許第3466611号は複数のワードを多方向に
アクセスできるメモリ・システムを示す。
アクセスできるメモリ・システムを示す。
米国特許第4195342号はアドレスの偶数と奇数で
分けて、別々のメモリ部分に入れることによシ、連続し
たアドレスでワードをよみ出す時に成るワードのよみと
シが終る前に次の(と′なりの)アドレスのワードを持
ってとれるようにした構造を示す。
分けて、別々のメモリ部分に入れることによシ、連続し
たアドレスでワードをよみ出す時に成るワードのよみと
シが終る前に次の(と′なりの)アドレスのワードを持
ってとれるようにした構造を示す。
米国特許第4296467号は複数個のメモリ・チップ
を所定数づつずれたアドレスを用いてアクセスさせる技
術を示し、回転型チップ選択回路、計算ユニット、チッ
プへの接続回路等が見られる。
を所定数づつずれたアドレスを用いてアクセスさせる技
術を示し、回転型チップ選択回路、計算ユニット、チッ
プへの接続回路等が見られる。
従来行われていた、各々が比較的小容量のメモリ・チッ
プを組合せて大容量のメモリを構成する技術においては
、メモリのアドレスの割当てが一種の使用上の制限を課
していた。そのため、例えばラスタ一方式で走査される
ビデオ信号を貯える場合、水平方向にあるデータ・ビッ
ト群は比較的速くアクセスできても、垂直方向に並んだ
データ・ビット群のアクセスは多くの動作サイクル(時
間)を要していた。
プを組合せて大容量のメモリを構成する技術においては
、メモリのアドレスの割当てが一種の使用上の制限を課
していた。そのため、例えばラスタ一方式で走査される
ビデオ信号を貯える場合、水平方向にあるデータ・ビッ
ト群は比較的速くアクセスできても、垂直方向に並んだ
データ・ビット群のアクセスは多くの動作サイクル(時
間)を要していた。
本発明においては、水平及び垂直方向のデータ・ビット
へのビット・アドレス能力が向上され、ディスプレイに
おける1フレーム(1画面)分のデータ・バッファから
ラスクー拳スキャン装置にデータを送る際、垂直方向の
データ・ビット群を水平方向のデータ・ビット群と四己
速さで送れるようにする。
へのビット・アドレス能力が向上され、ディスプレイに
おける1フレーム(1画面)分のデータ・バッファから
ラスクー拳スキャン装置にデータを送る際、垂直方向の
データ・ビット群を水平方向のデータ・ビット群と四己
速さで送れるようにする。
本発明は2次メモリ・アレーに水平及び垂直の線を示す
データを書込む場合に利用できる。64にメモリ・チッ
プにアレーなかきこむことと、その際の必要なデータ変
換、アドレス計算、チップ自体について下記に説明する
。実施例における諸用語を以下に説明する。
データを書込む場合に利用できる。64にメモリ・チッ
プにアレーなかきこむことと、その際の必要なデータ変
換、アドレス計算、チップ自体について下記に説明する
。実施例における諸用語を以下に説明する。
1バイトは8ビツトからなる。
1ワード(メモリの)は256ビツトである。
四半分(ワードの)は64ビツトである。
Ymodulo4はYを4で割った余シの数を示す。
16/XはXを16で割った余シの数を示す。
インクレメントとは始点をずらせる値を示す。
ビット会アドレス(4,3,2,1,0)とはビット・
アドレスの4,3,2、’l、D桁目の値である。
アドレスの4,3,2、’l、D桁目の値である。
本発明により水平と垂直の方向に位置するデータについ
て改善されたビット・アドレス可能性が与えられる。ワ
ード及び/又はビット・アドレスに付加しているインク
レメント値を外すと水平及び/又は垂直方向でのビット
・アドレス可能性がなくなるが、偶数個のバイト境界(
1バイトは8ビツトなので16バイト毎)を始点に16
ビツトを書込む能力は残っている。
て改善されたビット・アドレス可能性が与えられる。ワ
ード及び/又はビット・アドレスに付加しているインク
レメント値を外すと水平及び/又は垂直方向でのビット
・アドレス可能性がなくなるが、偶数個のバイト境界(
1バイトは8ビツトなので16バイト毎)を始点に16
ビツトを書込む能力は残っている。
第1図は、データ・ビットのI K (102’4 )
“XIKの寸法の2次元アレー、第2図はこのアレーの
メモリ・チップへのマツピングを示す。16コの水平方
向のビットが各チップに入れられ、これらチップのビッ
ト・インクレメントは偶数バイト境界をこえるビットに
関連づけられている。16コの垂直方向ビットのマツピ
ングは少し複雑で、ビットは各々別のワードの四半分中
の位置に入れられる。四半分は4 modulo (モ
ジュロ)1づつインクレメントされ、ワードは四半分が
ゼロになる毎に1インクレメントされる。四半分とワー
ドにおけるこの順序づけは、4ビツトを付加して記述で
き、下の2桁が四半分を、上の2桁がワード・アドレス
の上位2桁を示すようにする。位置の順序は0から15
迄の連続数の順序に対応する。
“XIKの寸法の2次元アレー、第2図はこのアレーの
メモリ・チップへのマツピングを示す。16コの水平方
向のビットが各チップに入れられ、これらチップのビッ
ト・インクレメントは偶数バイト境界をこえるビットに
関連づけられている。16コの垂直方向ビットのマツピ
ングは少し複雑で、ビットは各々別のワードの四半分中
の位置に入れられる。四半分は4 modulo (モ
ジュロ)1づつインクレメントされ、ワードは四半分が
ゼロになる毎に1インクレメントされる。四半分とワー
ドにおけるこの順序づけは、4ビツトを付加して記述で
き、下の2桁が四半分を、上の2桁がワード・アドレス
の上位2桁を示すようにする。位置の順序は0から15
迄の連続数の順序に対応する。
偶数のバイト境界をこえるビットについては、ワード・
アドレスが4増加される。マツピングで重要なことは、
この16コの水平又は垂直のビットは、同じチップには
(1ビツトだけで)2ビツト以上はマツピングされてな
いから、全ビットがメモリに1サイクルでかきこめるこ
とである。
アドレスが4増加される。マツピングで重要なことは、
この16コの水平又は垂直のビットは、同じチップには
(1ビツトだけで)2ビツト以上はマツピングされてな
いから、全ビットがメモリに1サイクルでかきこめるこ
とである。
水平でも垂直でも16ビツトが1サイクルでかきこめる
ようにマツプできるとなると、次の問題はその計算の複
雑さと追加のハードウェア必要量である。この計算とハ
ードウェアは、アドレスの計算、データの扱い、チップ
内でアドレス変換、メモリからラスター・スキャンへの
変換等のため必要である。
ようにマツプできるとなると、次の問題はその計算の複
雑さと追加のハードウェア必要量である。この計算とハ
ードウェアは、アドレスの計算、データの扱い、チップ
内でアドレス変換、メモリからラスター・スキャンへの
変換等のため必要である。
〔アドレス変換とデータの扱い〕
アドレス変換チップにより行なわれる機能は下記の式で
示す如くである。スクリーン・アドレスをX、Yとする
。メモリ中チップすべてにモード信号とビット−アドレ
スとワード−アドレスが供給される。更に各チップにデ
ータ、マスク、インクレメント信号が与えられる。
示す如くである。スクリーン・アドレスをX、Yとする
。メモリ中チップすべてにモード信号とビット−アドレ
スとワード−アドレスが供給される。更に各チップにデ
ータ、マスク、インクレメント信号が与えられる。
水平モード
ビット・アドレス(5,4,3,2,1,0)==X/
16の整数値、即ちX(9,8,7,6,5,4) ビット・アドレス(7,6) =Y modulo 4、即ちy(i、0)ワード書ア
ドレス(1,0) =(Y/4の整数)modulo4.1.即ちY(3,
2) ワード・アドレス(7,6,5,4,6,2)=Y/1
6の皺数、即ちY(9,8,7,6,5,4)データ(
メモリへ入れられる) =(スクリーン上での)データのビットが16桁未満な
らば右(下位)に0を 付加して16桁にする、次に(x十y )modulo
16の値だけ右方向に循還シフトさせた値。
16の整数値、即ちX(9,8,7,6,5,4) ビット・アドレス(7,6) =Y modulo 4、即ちy(i、0)ワード書ア
ドレス(1,0) =(Y/4の整数)modulo4.1.即ちY(3,
2) ワード・アドレス(7,6,5,4,6,2)=Y/1
6の皺数、即ちY(9,8,7,6,5,4)データ(
メモリへ入れられる) =(スクリーン上での)データのビットが16桁未満な
らば右(下位)に0を 付加して16桁にする、次に(x十y )modulo
16の値だけ右方向に循還シフトさせた値。
マスク=(スクリーン上の)データと同桁数の1で若し
それが16桁未満の時には右 に0を付加して16桁にしくx十y) modulo 16 だけ右に循還シフトさせた値。
それが16桁未満の時には右 に0を付加して16桁にしくx十y) modulo 16 だけ右に循還シフトさせた値。
ビット・インクレメント
=(16(X modulo 16 ) )個のゼロに
(X modulo i 6 )個の1を付けて(X十
Y)modulo、16桁分右に循還シフトさせた値。
(X modulo i 6 )個の1を付けて(X十
Y)modulo、16桁分右に循還シフトさせた値。
若し、常時16ビツトのデータが来るなら右に0を付加
して16桁にすることは省略できる。使用者は16ビツ
ト未満のさきこみもできることが上記式で示されている
。
して16桁にすることは省略できる。使用者は16ビツ
ト未満のさきこみもできることが上記式で示されている
。
ワード−インクレメント=0
モード=0
垂直モード
垂直ラインの第1番目のビットのアドレスは水平モード
の場合に計算されたものと同じである。
の場合に計算されたものと同じである。
しかし、このビットは(X十Y)modulo 16の
チップ番号のチップに送られる。チップ内でのアドレス
変換によって、チップ番号が、アドレスのうちのワード
拳アドレスの下位(WL )とビット・アドレスの上位
(BH)の部分に加算されるので、この部分から(X+
Y)modulo 16だけ減算してから各チップに伝
送しなければならない。これを含めて、アドレス変換の
式は次になる。
チップ番号のチップに送られる。チップ内でのアドレス
変換によって、チップ番号が、アドレスのうちのワード
拳アドレスの下位(WL )とビット・アドレスの上位
(BH)の部分に加算されるので、この部分から(X+
Y)modulo 16だけ減算してから各チップに伝
送しなければならない。これを含めて、アドレス変換の
式は次になる。
ビット・アドレス(5,4,3,2,1,0)=X/1
6の整数、即ちX(9,8,7,6,5,4) ビット・アドレス(7,6) =(Y modulo 4 )−((X+Y)modu
lo 16 ) = (X )modulo 4 ワード・アドレス(1,0) =((((Y/4の整数部)modulo4)X4 )
、”(’(X十Y)modulo16))modulo
4 =((Y modulo 16−(X+Y、)modu
l 616 )/ 4 ) modu’l o 4=(
”−X)/4の整数部)rnodulo4ワード・アド
レス(7,6,5,4,3,2)−Y/16.の整数部
、即ちY(9,8,76,5,4) データ=水平モードの時と同じ マスクコ水平モードの時と同じ ワード・インクレメント =(16(Ymodu、1o16))個のゼロに(Y
modulo 16 )個の1をつけて(X十Y)mo
dulo 16桁分右に循還シフトさせた値。
6の整数、即ちX(9,8,7,6,5,4) ビット・アドレス(7,6) =(Y modulo 4 )−((X+Y)modu
lo 16 ) = (X )modulo 4 ワード・アドレス(1,0) =((((Y/4の整数部)modulo4)X4 )
、”(’(X十Y)modulo16))modulo
4 =((Y modulo 16−(X+Y、)modu
l 616 )/ 4 ) modu’l o 4=(
”−X)/4の整数部)rnodulo4ワード・アド
レス(7,6,5,4,3,2)−Y/16.の整数部
、即ちY(9,8,76,5,4) データ=水平モードの時と同じ マスクコ水平モードの時と同じ ワード・インクレメント =(16(Ymodu、1o16))個のゼロに(Y
modulo 16 )個の1をつけて(X十Y)mo
dulo 16桁分右に循還シフトさせた値。
これは水平モードのビット・インクレメントのXをYに
変更したものと同じである。
変更したものと同じである。
ビット・インクレメント=0
モード=1
〔チップ上でのアドレス変換〕
第3図はチップ上の回路構成を示し、これがアドレス変
換をする。この変換は先ずビット・アドレスの上2桁(
2進値)を下2桁とし、ワード・アドレスの下2桁(2
進値)を上2桁とする2進で4桁の値にチップ番号メモ
リに入っている2進で4桁のチップ番号(各チップにつ
けられている)を加算器で加算して行われる。繰シ上り
を無視して、加算後の4桁を分解して上2桁をワード・
アドレスの下2桁、下2桁をビット・アドレスの上2桁
とする。ワード・アドレスの上6桁と、ビット・アドレ
スの下6桁が各々別々に、図示のようにインフレメンタ
に送られる。インフレメンタは各々、インクレメント入
力値によりアドレス変換をする。ビット・アドレスとワ
ード・アドレスのうち、加算器に行く方とインフレメン
、りに行く方は完全に分離されている。インフレメンタ
だけ別の回路にすることもできる。これにより、水平又
は垂直方向の偶数バイト境界でのみ、書込をはじめるよ
うに改変実施することもできるようになっている。書込
動作の際、ワードiインクレメンタとビット・インフレ
メンタの片方のみが1時に動作することが始んどなので
、インフレ、メンタの共用もできる。チップ番号を示す
4ビツトは図示のようにチップ上のメモリに入れておい
てもよく、又外部から信号として受けてもよい。モード
信号=0の時、加算器はチップ番号メモリから〇を受け
とる。加算器とインフレメンタの構成は周知である。
換をする。この変換は先ずビット・アドレスの上2桁(
2進値)を下2桁とし、ワード・アドレスの下2桁(2
進値)を上2桁とする2進で4桁の値にチップ番号メモ
リに入っている2進で4桁のチップ番号(各チップにつ
けられている)を加算器で加算して行われる。繰シ上り
を無視して、加算後の4桁を分解して上2桁をワード・
アドレスの下2桁、下2桁をビット・アドレスの上2桁
とする。ワード・アドレスの上6桁と、ビット・アドレ
スの下6桁が各々別々に、図示のようにインフレメンタ
に送られる。インフレメンタは各々、インクレメント入
力値によりアドレス変換をする。ビット・アドレスとワ
ード・アドレスのうち、加算器に行く方とインフレメン
、りに行く方は完全に分離されている。インフレメンタ
だけ別の回路にすることもできる。これにより、水平又
は垂直方向の偶数バイト境界でのみ、書込をはじめるよ
うに改変実施することもできるようになっている。書込
動作の際、ワードiインクレメンタとビット・インフレ
メンタの片方のみが1時に動作することが始んどなので
、インフレ、メンタの共用もできる。チップ番号を示す
4ビツトは図示のようにチップ上のメモリに入れておい
てもよく、又外部から信号として受けてもよい。モード
信号=0の時、加算器はチップ番号メモリから〇を受け
とる。加算器とインフレメンタの構成は周知である。
〔チップ・メモリから2スター・スキャン信号への変換
〕 第4図は、チップ・メモリからの出力ピット群を直列化
する方法を示す。これは従来のラスター信号発生方式に
、スキャン・ラインよみ出しの後に直列化する位置(始
点)をずらして、メモリ内のずらされた記憶配置に合わ
せる回路を追加した構成である。第4図には4本のスキ
ャン・ライン分のデータが示されている。0番目のライ
ンはビット0−0(チップ0、右端)、0−1(チップ
1)・・・・0−15(チップ15)、D−16(チッ
プ0)、0−17、・・・・0−31、・・・・0−1
008、・・・・0−1025と各ビットを順次うけと
る。直列化器41によって直列化されラスター・スキャ
ン出力45が得られる。次の1番目のラインのスキャン
は1modujo 16即ち1だけ始点がずらされてチ
ップ1から始まるが、そこにはビット1−0があシ、ビ
ット1−0、・・・・1−14(チップ15)、1−1
5’(チップ0)、1−16、・・・・1−1023と
スキャンされ直列化される。吹抜、スキャン・ラインの
順番が進むにつれ、16を基数として、順次始点がずら
されて行く。16番目のラインはチップ0がらはじまシ
、17番目はチップ1からはじまる。シフト信号43が
この始点位置の制御をする。1024ビツトxID24
ラインの1KXIK表示情報のらち、スキャンすべき4
本のライン分の表示ビットを含む別個のバッファを設け
てもよい。16個のチップを用いるから各々256ビツ
トのライン・バッファ・メモリ(第4図)で構成できる
。
〕 第4図は、チップ・メモリからの出力ピット群を直列化
する方法を示す。これは従来のラスター信号発生方式に
、スキャン・ラインよみ出しの後に直列化する位置(始
点)をずらして、メモリ内のずらされた記憶配置に合わ
せる回路を追加した構成である。第4図には4本のスキ
ャン・ライン分のデータが示されている。0番目のライ
ンはビット0−0(チップ0、右端)、0−1(チップ
1)・・・・0−15(チップ15)、D−16(チッ
プ0)、0−17、・・・・0−31、・・・・0−1
008、・・・・0−1025と各ビットを順次うけと
る。直列化器41によって直列化されラスター・スキャ
ン出力45が得られる。次の1番目のラインのスキャン
は1modujo 16即ち1だけ始点がずらされてチ
ップ1から始まるが、そこにはビット1−0があシ、ビ
ット1−0、・・・・1−14(チップ15)、1−1
5’(チップ0)、1−16、・・・・1−1023と
スキャンされ直列化される。吹抜、スキャン・ラインの
順番が進むにつれ、16を基数として、順次始点がずら
されて行く。16番目のラインはチップ0がらはじまシ
、17番目はチップ1からはじまる。シフト信号43が
この始点位置の制御をする。1024ビツトxID24
ラインの1KXIK表示情報のらち、スキャンすべき4
本のライン分の表示ビットを含む別個のバッファを設け
てもよい。16個のチップを用いるから各々256ビツ
トのライン・バッファ・メモリ(第4図)で構成できる
。
第1図から第4図はIKXIKのスクリーン情報につい
て垂直又は水平の線を書き込む配置を示したが、このビ
ット情報配置方式は寸法を倍加してIKX2にや2KX
2Kに拡げることができる。
て垂直又は水平の線を書き込む配置を示したが、このビ
ット情報配置方式は寸法を倍加してIKX2にや2KX
2Kに拡げることができる。
これは第3図、第4図と始んど同一の回路を用いて実施
できる。
できる。
第5図は本発明の他の実施例におけるスクIJ−ン配置
上の情報ビットの記号を示す。
上の情報ビットの記号を示す。
第6.1図と第62図は32個のチップと32ビツトの
データ路で、IKX2にの情報ビットを配置する方式を
示す。ワードの容量が4から8になった点と32ビツト
が同時にがきこまれることを除いて、IKXIKの場合
と類似している。
データ路で、IKX2にの情報ビットを配置する方式を
示す。ワードの容量が4から8になった点と32ビツト
が同時にがきこまれることを除いて、IKXIKの場合
と類似している。
第7図はこのIKX2にの場合の回路を示し、加算器が
5ピツトになシ、チップ番号が5桁でワード・アドレス
から下3桁が加算器を通る点が1KXIKの場合と異な
る。
5ピツトになシ、チップ番号が5桁でワード・アドレス
から下3桁が加算器を通る点が1KXIKの場合と異な
る。
第8図、第9図は2KXIKの場合のビット配置と回路
を示す。ビット方向の寸法が2倍になり、加算器は5桁
でビット・アドレスから3桁が送られて来る。ワード・
インフレメンタには6ビツトが送られ、ビット・インフ
レメンタには5ビツトが送られる。
を示す。ビット方向の寸法が2倍になり、加算器は5桁
でビット・アドレスから3桁が送られて来る。ワード・
インフレメンタには6ビツトが送られ、ビット・インフ
レメンタには5ビツトが送られる。
第10図は2KX2にの場合の配置と回路を示すgワー
、ドー・アドレスからは下3桁、ビット・アドレスから
は上3桁が、又チップ番号メモリから6ビツトが加算器
に来る。モード−00時、加算器はチップ番号メモリか
ら0をうけとる。
、ドー・アドレスからは下3桁、ビット・アドレスから
は上3桁が、又チップ番号メモリから6ビツトが加算器
に来る。モード−00時、加算器はチップ番号メモリか
ら0をうけとる。
更に他の実施例として、本発明ではアドレスの多重化が
できる。従来から、水平ワード・アドレスに一連のビッ
ト・アドレスを後続させることが知られていた。本発明
では、水平の線の場合にはワード・アドレスにビット・
アドレスを後続させ、垂直の線の場合にはビット・アド
レスに一連のワード・アドレスを後続させる。
できる。従来から、水平ワード・アドレスに一連のビッ
ト・アドレスを後続させることが知られていた。本発明
では、水平の線の場合にはワード・アドレスにビット・
アドレスを後続させ、垂直の線の場合にはビット・アド
レスに一連のワード・アドレスを後続させる。
この場合、第3.7.9.10図の回路は、インフレメ
ンタが一個になシ、それにワード・インクレメントとビ
ット−インクレメントの両信号が与えられ、これらが時
分割的に入力されるようにするとよい。こうすると、ワ
ード・アドレスが先の時は先ずワード・インクレメント
信号を、又ビット・アドレスが先の時は先にビット・イ
ンクレメント信号をオンにすればよい。
ンタが一個になシ、それにワード・インクレメントとビ
ット−インクレメントの両信号が与えられ、これらが時
分割的に入力されるようにするとよい。こうすると、ワ
ード・アドレスが先の時は先ずワード・インクレメント
信号を、又ビット・アドレスが先の時は先にビット・イ
ンクレメント信号をオンにすればよい。
垂直方向、又は水平方向の情報ビット群を二次元のメモ
リにかきこむ際の特定の技術を上述した。
リにかきこむ際の特定の技術を上述した。
本発明は、スクリーンψアドレスで与えられたスクリー
ン表示情報のビットをラスター・スキャン信号に作りか
える際に用いるメモリへの書込み配置を改良したもので
あり、垂直、水平方向の線の書込みに際し有用である。
ン表示情報のビットをラスター・スキャン信号に作りか
える際に用いるメモリへの書込み配置を改良したもので
あり、垂直、水平方向の線の書込みに際し有用である。
上記にて、チップ・メモリは個々に分離しているように
記述したが、回路構成はそのままで多くの上記のチップ
を周辺回路と共に、或は別に一枚の大型チップ上に形成
することもできる。
記述したが、回路構成はそのままで多くの上記のチップ
を周辺回路と共に、或は別に一枚の大型チップ上に形成
することもできる。
第1図、第2図、第3図、第4図は本発明の1実施例の
図、第5図、第6.1図、第6.2図、第7図、第8図
、第9図、第10図は本発明の他の実施例を示す図であ
る。 41・・・・直列化器、45・・・・スキャン出力、4
3・・・・シフト信号。 出願人 インターナショナル番ビジネス・マシーンズe
コーボレーンヨン代理人 弁理士 山 本 仁 朗 (外1名) FIG、1 32ビツト Fl( −^) ;、8.1
図、第5図、第6.1図、第6.2図、第7図、第8図
、第9図、第10図は本発明の他の実施例を示す図であ
る。 41・・・・直列化器、45・・・・スキャン出力、4
3・・・・シフト信号。 出願人 インターナショナル番ビジネス・マシーンズe
コーボレーンヨン代理人 弁理士 山 本 仁 朗 (外1名) FIG、1 32ビツト Fl( −^) ;、8.1
Claims (1)
- 【特許請求の範囲】 二次元配置されたデータ・ビットを複数個のメモリ・チ
ップに貯蔵する装置において、上記データ・ビットで水
平方向の線を形成するビット及び垂直方向の線を形成す
るビットを複数個のメモリ・チップに貯蔵する際に水平
方向の線のビットを垂直方向の線のビットとは異なる順
序で上記複数個のメモリ・チップに順次貯蔵する装置と
、 上記複数個のメモリ・チップの各々に接続され各チップ
に貯蔵されているデータを読み出し直列化し、二次元ラ
スター・スキャン形式のディスプレイのだめのデータ・
ビット出力を発生する装置とよシなるメモリ・チップO
アドレス装置
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/509,697 US4559611A (en) | 1983-06-30 | 1983-06-30 | Mapping and memory hardware for writing horizontal and vertical lines |
US509697 | 1983-06-30 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6015688A true JPS6015688A (ja) | 1985-01-26 |
Family
ID=24027734
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59051295A Pending JPS6015688A (ja) | 1983-06-30 | 1984-03-19 | メモリ・チツプ・アドレス装置 |
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Country | Link |
---|---|
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EP (1) | EP0130340B1 (ja) |
JP (1) | JPS6015688A (ja) |
DE (1) | DE3483181D1 (ja) |
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- 1984-05-21 EP EP84105759A patent/EP0130340B1/en not_active Expired
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