JPS60150297A - 記憶装置 - Google Patents
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- JPS60150297A JPS60150297A JP59004315A JP431584A JPS60150297A JP S60150297 A JPS60150297 A JP S60150297A JP 59004315 A JP59004315 A JP 59004315A JP 431584 A JP431584 A JP 431584A JP S60150297 A JPS60150297 A JP S60150297A
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/067—Single-ended amplifiers
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の分野）
本発明は半導体メモリ、特に絶縁ゲート型の構造をもつ
電界効果型トランジスタ（以下’ｘｃ＋ＦＥＴと記す）
を主な構成要素とする大容蛍、高速度の記憶装置に関す
る。
電界効果型トランジスタ（以下’ｘｃ＋ＦＥＴと記す）
を主な構成要素とする大容蛍、高速度の記憶装置に関す
る。
（従来技術）
第１図は、従来技術による、浮遊ゲート型ＩＧＦｇＴを
記憶素子として用いた電気的に書き込み可能な記憶装置
（以下Ｉｉ１ｉＰＲＯＭと配子。）の一部回路回である
。
記憶素子として用いた電気的に書き込み可能な記憶装置
（以下Ｉｉ１ｉＰＲＯＭと配子。）の一部回路回である
。
Ｍｌ、 、Ｍ、、 ’・、 Ｍ、ｎ、 Ｍ２１． Ｍ、
ｔ、・、、 Ｍ、ｎ、ＭｒｒＩ−Ｍ Ｍ１□Ｍ、！・・・、Ｍ、ｎが並列に第１のディジット
線Ｂ８ に接続さお、’Ｇｌ ｅ ＭｔＰ・・・ｓ”’
！１１が並夕１！に第２のディジット線Ｂ１に接瞠され
１ＭＭ・・・ｔ Ｍｍｎが並列に舘ｒｎのディジット線
ｎｔｎに接続される。上記メモリーセルＭ、、、ＦＡ１
１．・・・１Ｍｆｎのゲート電極にはそれぞれＸアドレ
ネ線Ｘ１が、前Ｂ、ｙメモリーセルＭ、１１ 、 Ｍ、
、 、 −・、 Ｍｍ、のゲート電極にけそれぞれＸア
ドレス線Ｘ２が、・・・、上記＋ｎ、 Ｍ□１．・°・
２Ｍｍｎのゲート電極にはそれぞれＸアドレス線Ｘｎが
接続される。
ｔ、・、、 Ｍ、ｎ、ＭｒｒＩ−Ｍ Ｍ１□Ｍ、！・・・、Ｍ、ｎが並列に第１のディジット
線Ｂ８ に接続さお、’Ｇｌ ｅ ＭｔＰ・・・ｓ”’
！１１が並夕１！に第２のディジット線Ｂ１に接瞠され
１ＭＭ・・・ｔ Ｍｍｎが並列に舘ｒｎのディジット線
ｎｔｎに接続される。上記メモリーセルＭ、、、ＦＡ１
１．・・・１Ｍｆｎのゲート電極にはそれぞれＸアドレ
ネ線Ｘ１が、前Ｂ、ｙメモリーセルＭ、１１ 、 Ｍ、
、 、 −・、 Ｍｍ、のゲート電極にけそれぞれＸア
ドレス線Ｘ２が、・・・、上記＋ｎ、 Ｍ□１．・°・
２Ｍｍｎのゲート電極にはそれぞれＸアドレス線Ｘｎが
接続される。
Ｙアドレスを指定するＹアドレス線Ｙ、、Ｙ、。
・・・、Ｙｍと、前記Ｘアドレス線のうち１本をゲート
電極に接続したＹアドレス切シ換え用ＩＧＦＥＴ８１、
Ｓ、−、Ｓｍと、Ｓ、、Ｓ、、−・、Ｓｍ＋７）ドレイ
ンである点Ａ１ と電極ＶｃｃｃＯ間に接続され九負荷
抵抗として働く、抵抗成分をもった素子゛ＲＬ、と点Ａ
１を入力とし点Ｃ１を出力とするセンスアンプ回路工１
、及び、基準電圧Ｖｕｍｒを出力する基準電、圧発生回
路Ｒと、前記反転増幅器の出力Ｃ３と前記基準電圧発生
回路の出力Ｄ１を入力とする比較検出器よシ構成される
。
電極に接続したＹアドレス切シ換え用ＩＧＦＥＴ８１、
Ｓ、−、Ｓｍと、Ｓ、、Ｓ、、−・、Ｓｍ＋７）ドレイ
ンである点Ａ１ と電極ＶｃｃｃＯ間に接続され九負荷
抵抗として働く、抵抗成分をもった素子゛ＲＬ、と点Ａ
１を入力とし点Ｃ１を出力とするセンスアンプ回路工１
、及び、基準電圧Ｖｕｍｒを出力する基準電、圧発生回
路Ｒと、前記反転増幅器の出力Ｃ３と前記基準電圧発生
回路の出力Ｄ１を入力とする比較検出器よシ構成される
。
読み出し時は、Ｘアドレス線、Ｘアドレス線のおのおの
１本が“１“他が１１０〃になる。例えば、Ｘｌが′ｓ
ｌ／／Ｘ！、−・Ｘｎが１１０“、ｙ、 カｔ’ｌ“。
１本が“１“他が１１０〃になる。例えば、Ｘｌが′ｓ
ｌ／／Ｘ！、−・Ｘｎが１１０“、ｙ、 カｔ’ｌ“。
Ｙ、ｗ・・、Ｙｍが１′Ｏ”の時、メモリーセルＭ１．
が選択され１Ｍ□のゲート電極には読み出し電圧が印加
される。この時１選択さ−れたメモリーセルに書き込ま
れている情報によシ、メモリーセルが導通するか否かが
決定される。選択されたメモリーセルが書き込まれてい
て、浮遊ゲートに電子が注入されている場合、しきい値
が読み出し電圧よりも高いので、メモリーセルは非導通
とな９．ディジツト線に付加されている容量は、負荷抵
抗素子ＲＬ、を通して充電され、点ＡＩの電位は上昇し
。
が選択され１Ｍ□のゲート電極には読み出し電圧が印加
される。この時１選択さ−れたメモリーセルに書き込ま
れている情報によシ、メモリーセルが導通するか否かが
決定される。選択されたメモリーセルが書き込まれてい
て、浮遊ゲートに電子が注入されている場合、しきい値
が読み出し電圧よりも高いので、メモリーセルは非導通
とな９．ディジツト線に付加されている容量は、負荷抵
抗素子ＲＬ、を通して充電され、点ＡＩの電位は上昇し
。
センスアンプ回路の出力ＣＩの電位は下降する。
比較検出器で点Ｃ８の電圧と基準電圧発生回路の出力電
圧■ＲＩＣＰ と比較し、増幅することにより。
圧■ＲＩＣＰ と比較し、増幅することにより。
比較検出器の出力Ｅ８にはゝ′Ｏ“が出力される。
又、選択されたメモリーセルが非番き込み状態の場合、
ゲート電極に読み出し電圧が印加されると、メモリーセ
ルは導通となυ、ディジット線に付加されている容量に
たくわ見られた電荷は放電され、メモリーセルには一定
電流Ｉｏｎが流れ１点ＡＩの電位は下降し、センスアン
プ回路の出力ＣＩの電圧は上昇する。比較検出器で点Ｃ
８の電圧と基準電圧発生回路の出力電圧ＶＢＥＩＦと比
較し、増幅することにより、比較検出器の出力Ｅ８には
。
ゲート電極に読み出し電圧が印加されると、メモリーセ
ルは導通となυ、ディジット線に付加されている容量に
たくわ見られた電荷は放電され、メモリーセルには一定
電流Ｉｏｎが流れ１点ＡＩの電位は下降し、センスアン
プ回路の出力ＣＩの電圧は上昇する。比較検出器で点Ｃ
８の電圧と基準電圧発生回路の出力電圧ＶＢＥＩＦと比
較し、増幅することにより、比較検出器の出力Ｅ８には
。
ゞ１１ ”が出力される。
以上のように選択されたメモリーセルの導通、非導通に
応じて変化するディジット線の電圧をセンスアンプ回路
で増幅し、前記センスアンプ回路で増幅し、前記センス
アンで回路の出力電圧と、基準電圧Ｖｕｇｙとを、比較
検出器で比較し、増幅することにより本記憶装置は機能
する。
応じて変化するディジット線の電圧をセンスアンプ回路
で増幅し、前記センスアンプ回路で増幅し、前記センス
アンで回路の出力電圧と、基準電圧Ｖｕｇｙとを、比較
検出器で比較し、増幅することにより本記憶装置は機能
する。
以下、メモリーセルが書き込まれた状態のときをゞゝＯ
〃の状態とし、′０“の状態のメモリーセルをＸアドレ
ス線、及びＸアドレス線によシ選択し、読み出した時、
比較検出器Ｆ１の出力には”０“が出力され、メモリー
セルが非番、き込みの状態のときを１′１ “の状態と
し、１“の状態のメモリーセルをＸアドレス線、及びＸ
アドレス線により選択し、読み出した時、比較検出器Ｆ
、の出力には１１１ “が出力されると仮定する。
〃の状態とし、′０“の状態のメモリーセルをＸアドレ
ス線、及びＸアドレス線によシ選択し、読み出した時、
比較検出器Ｆ１の出力には”０“が出力され、メモリー
セルが非番、き込みの状態のときを１′１ “の状態と
し、１“の状態のメモリーセルをＸアドレス線、及びＸ
アドレス線により選択し、読み出した時、比較検出器Ｆ
、の出力には１１１ “が出力されると仮定する。
第２図に、従来例の記憶装置に用いられるセン第３図は
、従来′例の記憶装置に用いられる基準電圧発生回路Ｒ
である。
、従来′例の記憶装置に用いられる基準電圧発生回路Ｒ
である。
本従来例のセンスアンプ回路１１は、プシエブル型反転
増幅器Ｉｖ１と、上記グシ為プル型反転増幅器ＩＶＩの
出力８Ｂとセルからの入力点Ａ１との間に接続された帰
還用抵抗Ｒｆ、と、ソースを５− 上記ディジ、ト線ＤＬに、ゲートを上記プシープル型反
転増幅器ＩＶＩの出力８Ｂに、ドレインを電源Ｖｃｃに
接続したエンハンスメント型の帰還用ＩＧＦＥＴ Ｑ□
より構成される。Ｑ、１はディプレッジ、ン型ＩＧＦＷ
Ｔ、Ｑ□、Ｑ！４はそれぞれエンハンスメント型ＩＧＦ
ＥＴ、ＱＣｓは浅いディプレッション型ＩＧＦＢＴ、で
ある。
増幅器Ｉｖ１と、上記グシ為プル型反転増幅器ＩＶＩの
出力８Ｂとセルからの入力点Ａ１との間に接続された帰
還用抵抗Ｒｆ、と、ソースを５− 上記ディジ、ト線ＤＬに、ゲートを上記プシープル型反
転増幅器ＩＶＩの出力８Ｂに、ドレインを電源Ｖｃｃに
接続したエンハンスメント型の帰還用ＩＧＦＥＴ Ｑ□
より構成される。Ｑ、１はディプレッジ、ン型ＩＧＦＷ
Ｔ、Ｑ□、Ｑ！４はそれぞれエンハンスメント型ＩＧＦ
ＥＴ、ＱＣｓは浅いディプレッション型ＩＧＦＢＴ、で
ある。
本従来例、の基準電圧発生回路Ｒ（第３図）は、センス
アンプ回路のプシエプル型反転増幅器Ｉｖ１と全く同一
の人中力特性をもつＱｓｔ ｓ Ｑｍｓ ｔ Ｑｍｓ
ｅＱ、４から構成さ、れるプ、シープル型反転増幅器Ｉ
Ｖ２と、前記プシエプル型反転増幅器ＩＶ２の出力を上
記プンユプル型反転増幅器ＩＶ２の入力に対、して一定
電圧にバイアスするＩＧＦＥＴ Ｑｓｓ 、 Ｑｌ＠か
ら構成嘩れる。ここでＱ、、 、 Ｑ□、Ｑ、６は、そ
れぞれディブレ、ジョン型ＩＧＦＥＴ 、 Ｑｍｓ −
Ｑｕはそれぞれエンハンスメント型ＩＧＦＥＴ 、 Ｑ
ｓｓは浅いディグレアジョン型ＩＧＰＥＴである。
アンプ回路のプシエプル型反転増幅器Ｉｖ１と全く同一
の人中力特性をもつＱｓｔ ｓ Ｑｍｓ ｔ Ｑｍｓ
ｅＱ、４から構成さ、れるプ、シープル型反転増幅器Ｉ
Ｖ２と、前記プシエプル型反転増幅器ＩＶ２の出力を上
記プンユプル型反転増幅器ＩＶ２の入力に対、して一定
電圧にバイアスするＩＧＦＥＴ Ｑｓｓ 、 Ｑｌ＠か
ら構成嘩れる。ここでＱ、、 、 Ｑ□、Ｑ、６は、そ
れぞれディブレ、ジョン型ＩＧＦＥＴ 、 Ｑｍｓ −
Ｑｕはそれぞれエンハンスメント型ＩＧＦＥＴ 、 Ｑ
ｓｓは浅いディグレアジョン型ＩＧＰＥＴである。
第４図のＩＮＶで表わした曲線は、第２図Ｉｖ１第３図
ＩＶ２で表わしたプシーブル型反転増幅器６− の入出力特性である。
ＩＶ２で表わしたプシーブル型反転増幅器６− の入出力特性である。
１１（）“の状態の場合について説明する。最悪として
、ディジット線ＤＬの電圧Ｗｉｎが０■とする。
、ディジット線ＤＬの電圧Ｗｉｎが０■とする。
第２図のプシエプル型反輯増幅器ＩＶＩの出力Ｖｏｔｒ
ｔ は、電源電圧Ｖｃｃ又はそれに近い値となっている
。（第４図点Ｊ、に対応）この場合、 ＶｏｕｔトＶｉ
ｎ ト（Ｄ差（Ｖｏｔｒｔ −Ｖｌｎ ’ｌ カＭｔ還
用ＩＧＦＥＴＱ□のしきい値より十分大きい為、Ｑ！ｌ
ｌ全通して大きな電流が流れ、ディジット線ＤＬの電圧
Ｖｌｎは上昇する。ディジット線ＤＬの電圧Ｖｌｎが第
４図の点に、に対応する電圧まで上昇すると第４図から
明らかなように、ブシュプル型反転増幅器の増幅率を（
−人）とするとＩｖｌの出力電圧ｖＯυｔは、ディジ、
ト線ＤＬの電圧Ｖｉｎの変化の−Ａ倍だけ変化する。例
えばＡ＝２０に設計するとディジ、ト線ＤＬの電圧Ｖｉ
ｎが０．２■変化するのに応じて、ブシュプル型反転増
幅器Ｉｖ１の出力電圧■０υｔ が４■変化することに
なる。こうしてディジット線（Ｄ ”ＦＩＬ 圧Ｖ ｉ
ｎ カ上昇り、、（Ｖｏｕｔ −Ｖｉｑ ） カＱ□の
しきい値と等しくなると、Ｑ□がｏｆｆとなる為、これ
より先ディジ、ト線ＤＬを充電する電流は、帰還用抵抗
ＲｆＩを通して流れることとなυ。
ｔ は、電源電圧Ｖｃｃ又はそれに近い値となっている
。（第４図点Ｊ、に対応）この場合、 ＶｏｕｔトＶｉ
ｎ ト（Ｄ差（Ｖｏｔｒｔ −Ｖｌｎ ’ｌ カＭｔ還
用ＩＧＦＥＴＱ□のしきい値より十分大きい為、Ｑ！ｌ
ｌ全通して大きな電流が流れ、ディジット線ＤＬの電圧
Ｖｌｎは上昇する。ディジット線ＤＬの電圧Ｖｌｎが第
４図の点に、に対応する電圧まで上昇すると第４図から
明らかなように、ブシュプル型反転増幅器の増幅率を（
−人）とするとＩｖｌの出力電圧ｖＯυｔは、ディジ、
ト線ＤＬの電圧Ｖｉｎの変化の−Ａ倍だけ変化する。例
えばＡ＝２０に設計するとディジ、ト線ＤＬの電圧Ｖｉ
ｎが０．２■変化するのに応じて、ブシュプル型反転増
幅器Ｉｖ１の出力電圧■０υｔ が４■変化することに
なる。こうしてディジット線（Ｄ ”ＦＩＬ 圧Ｖ ｉ
ｎ カ上昇り、、（Ｖｏｕｔ −Ｖｉｑ ） カＱ□の
しきい値と等しくなると、Ｑ□がｏｆｆとなる為、これ
より先ディジ、ト線ＤＬを充電する電流は、帰還用抵抗
ＲｆＩを通して流れることとなυ。
ディジット線ＤＬの電１圧Ｍｉｎは、ブシュプル型反転
増幅器ＩＶＩの出力電圧Ｖｏｕｔと一致した所で平衡す
る。（第４図点Ｈ１に対応） この時のブシュプル型反転増幅器ＩＶＩの出力電圧Ｖｏ
ｔｒｔとディジット線ＤＬの電圧Ｖｉｎの間には。
増幅器ＩＶＩの出力電圧Ｖｏｕｔと一致した所で平衡す
る。（第４図点Ｈ１に対応） この時のブシュプル型反転増幅器ＩＶＩの出力電圧Ｖｏ
ｔｒｔとディジット線ＤＬの電圧Ｖｉｎの間には。
（１）式の関係が成シ立つ。
Ｗｏｎｔ ＝ Ｖｔｎ ・・・−４１）第４図の８４は
（１）式の関係を表わしたものである。
（１）式の関係を表わしたものである。
コ（Ｄ時（７）Ｖｏｕｔ ＝Ｖｏｆｆ 、！： ｆ ル
。
。
次にアドレス入力が切り換わり、１“の状態のメモリー
セルが選択された場合、つまりディジット線に付加され
ている容量にたまりていた電荷が放電される場合につい
て説明する。
セルが選択された場合、つまりディジット線に付加され
ている容量にたまりていた電荷が放電される場合につい
て説明する。
メモリーセルに流れる電流Ｉ ＯＩＮにより、ディジ、
ト線ＤＬに付加されている容量にたまっていた電荷は放
電され、ディジット線ＤＬの電圧Ｖｌｎは低下する。こ
れにともない、ブシュプル型反転増幅器ＩＶＩの出力電
圧■０υｔはＶｉｎの変化の−Ａ倍だけ上昇し、Ｑ□が
ｏｆｆの時は、帰還用抵抗Ｒｆ１に痺些る電流がメモリ
ーセルに流れる電流ＩＯ・Ｎに等しいので、（２）式で
表わされる電圧で平衡するか冬は、（３）式で表わされ
るように、Ｑ２．が０１１ する電圧付近でリミットさ
れる。
ト線ＤＬに付加されている容量にたまっていた電荷は放
電され、ディジット線ＤＬの電圧Ｖｌｎは低下する。こ
れにともない、ブシュプル型反転増幅器ＩＶＩの出力電
圧■０υｔはＶｉｎの変化の−Ａ倍だけ上昇し、Ｑ□が
ｏｆｆの時は、帰還用抵抗Ｒｆ１に痺些る電流がメモリ
ーセルに流れる電流ＩＯ・Ｎに等しいので、（２）式で
表わされる電圧で平衡するか冬は、（３）式で表わされ
るように、Ｑ２．が０１１ する電圧付近でリミットさ
れる。
Ｖｏｖｔ：＝Ｖｉｎ −１−Ｒｆ、 Ｉｏｍ ・・・”
” （２）Ｖｏｕｔ＝＝Ｖｌｎ ＋ＶＴ （ＶｔハＱｔ
ｉ （ｐＬｔｋイ（ｉ）（３）第４図の８１は、（２）
式の関係を表わしたものである。この時のＶｏｔｒｔ
＝ Ｖｏｎ １とする。
” （２）Ｖｏｕｔ＝＝Ｖｌｎ ＋ＶＴ （ＶｔハＱｔ
ｉ （ｐＬｔｋイ（ｉ）（３）第４図の８１は、（２）
式の関係を表わしたものである。この時のＶｏｔｒｔ
＝ Ｖｏｎ １とする。
第３図のｑ、で表わすＩＧＦＥＴの等価抵抗値をＲｔｌ
、 Ｑ、、で表わすＩＧＦＥＴの等価抵抗値をＲＴ。
、 Ｑ、、で表わすＩＧＦＥＴの等価抵抗値をＲＴ。
とし、ブシュプル型反転増幅器ＩＶ２の入力Ｒｃの電圧
をＶｉｎ 、出力ＲＢ の電圧をＶＲＥＦ とすると。
をＶｉｎ 、出力ＲＢ の電圧をＶＲＥＦ とすると。
第３図の基準電圧発生回路の出力電圧ＶＲＩＰ は、（
４式で表わされる。
４式で表わされる。
第４図のＲ１は％（４）式の関係を表わしたものでめ９
− る。
− る。
コノ時ａ） ＶＲＥＩＦ ＝ ＶＲｍｐ 、とする。
本記憶装置は、基準電圧ＶＲｇｙｌ 、′ｓ Ｏ“の状
態のメモリーセルを選択した場合のブシュプル型反転増
幅器Ｉ■１の出力電圧Ｖｏｆｆと％ １〃の状態のメモ
リーセルを選択した場合のブシュプル型反転増幅器ＩＶ
１の出力爾１圧Ｖｏｎとの間に設定することによ多機能
する。又、基準電圧ＶＲＫＦと、“ゝ′０“の状態のメ
モリーセルを選択した場合のブシュプル型反転増幅器Ｉ
ＶＩの出力電圧Ｖｏｆ ｆとの差は、（（至）式で表わ
すように２次段の比較検出器で検出できる最低の電圧差
以上である必要があるが。
態のメモリーセルを選択した場合のブシュプル型反転増
幅器Ｉ■１の出力電圧Ｖｏｆｆと％ １〃の状態のメモ
リーセルを選択した場合のブシュプル型反転増幅器ＩＶ
１の出力爾１圧Ｖｏｎとの間に設定することによ多機能
する。又、基準電圧ＶＲＫＦと、“ゝ′０“の状態のメ
モリーセルを選択した場合のブシュプル型反転増幅器Ｉ
ＶＩの出力電圧Ｖｏｆ ｆとの差は、（（至）式で表わ
すように２次段の比較検出器で検出できる最低の電圧差
以上である必要があるが。
〔ｖＲＫＦ−■Ｏｆｆ〕の値が必要以上に大きいと１次
に”１“の状態のメモリーセルを選択した場合のスイ、
チンゲスぜ−ドは遅くなる。
に”１“の状態のメモリーセルを選択した場合のスイ、
チンゲスぜ−ドは遅くなる。
ＶＢＩＰ −Ｖｏｆｆ ｉ ａ 、、、 、、、 −・
−（５）（αは、比較検出器で検出できる最低の電圧差
） 同様に、１”の状態のメモリーセルを選択した場合のブ
シュプル型反転増幅器ＩＶＩの出力電圧１０− Ｗｏｎと基準電圧ＶＲＩＦとの差は、（句式で表わすよ
うに、次段の比較検出器で検出できる最低の電圧差以上
である必要があるが、 （Ｙｏｎ −ＶＲＩＩＦ ）の
値が必要以上に大きいと１次に１１０〃の状態のメモリ
ーセルを選択した場合のスイッチングスピードは遅くな
る。
−（５）（αは、比較検出器で検出できる最低の電圧差
） 同様に、１”の状態のメモリーセルを選択した場合のブ
シュプル型反転増幅器ＩＶＩの出力電圧１０− Ｗｏｎと基準電圧ＶＲＩＦとの差は、（句式で表わすよ
うに、次段の比較検出器で検出できる最低の電圧差以上
である必要があるが、 （Ｙｏｎ −ＶＲＩＩＦ ）の
値が必要以上に大きいと１次に１１０〃の状態のメモリ
ーセルを選択した場合のスイッチングスピードは遅くな
る。
Ｙｏｎ −Ｖ！Ｌび≧α ・・・・・・・・・（６）（
αは、比較検出器で検出できる最低の電圧差） 大容量になるに従い、微細加工が必要となるが、微細加
工するに従い、各メモリーセル間でゲート長・ゲート幅
がばらつくことに・よる各メモリーセ「 ルに流れる電流ＩＯＨの変化は大きくなる。例えば、メ
モリーセルのゲート長が設計値より大きくなると、メモ
リーセルに流れる電流ＩｏＮが少なくなシ、′０“の状
態のメモリーセルを選択した場合のプシェプル型反転増
幅器Ｉｖ１の出力電圧は。
αは、比較検出器で検出できる最低の電圧差） 大容量になるに従い、微細加工が必要となるが、微細加
工するに従い、各メモリーセル間でゲート長・ゲート幅
がばらつくことに・よる各メモリーセ「 ルに流れる電流ＩＯＨの変化は大きくなる。例えば、メ
モリーセルのゲート長が設計値より大きくなると、メモ
リーセルに流れる電流ＩｏＮが少なくなシ、′０“の状
態のメモリーセルを選択した場合のプシェプル型反転増
幅器Ｉｖ１の出力電圧は。
第４図０２点に対応した電圧ＶＯｎｔで平衡する。
この場合、（Ｗｏｎ霊−ＶＲＩＦＩ ｊの値が６式のα
ｆ表わす値よシ小さくなると１次段の比較検出器で検出
が不可能となる。 ′ 又、ゲート長が設計値よシ小さく々ると、メモリーセル
に流れる電流ＩＯＮが多くなシ、次に１′Ｏ“の状態の
メモリーセルを選択した場合、グシェプル型反転増幅器
ＩＶＩの出力電圧は、第４図０３点に対応した電圧Ｖｏ
ｎｓ で平衡する。この場合、（Ｖｏｎｓ−Ｖｕｇｒ冨
〕の値が必要Ｊυ−ヒに大きくなるので１次にゝ１】〃
の状態のメモリーセルを選択シた場合のスイッチングス
ピードは遅くなる。メモリーセルのゲート幅が設計値よ
り大きくなった場合は、ゲート長が設計値よシも小さく
なった場合と同じ現象が起こる。又、メモリーセルノケ
ート幅が設計値より小さくなった場合は、ゲート長が設
計値よりも大きくなった場合と同じ現象が起こる。
ｆ表わす値よシ小さくなると１次段の比較検出器で検出
が不可能となる。 ′ 又、ゲート長が設計値よシ小さく々ると、メモリーセル
に流れる電流ＩＯＮが多くなシ、次に１′Ｏ“の状態の
メモリーセルを選択した場合、グシェプル型反転増幅器
ＩＶＩの出力電圧は、第４図０３点に対応した電圧Ｖｏ
ｎｓ で平衡する。この場合、（Ｖｏｎｓ−Ｖｕｇｒ冨
〕の値が必要Ｊυ−ヒに大きくなるので１次にゝ１】〃
の状態のメモリーセルを選択シた場合のスイッチングス
ピードは遅くなる。メモリーセルのゲート幅が設計値よ
り大きくなった場合は、ゲート長が設計値よシも小さく
なった場合と同じ現象が起こる。又、メモリーセルノケ
ート幅が設計値より小さくなった場合は、ゲート長が設
計値よりも大きくなった場合と同じ現象が起こる。
メモリーセルの設計値のゲート長をＬム、実際にでき上
がったメモリーセルのゲート長をＬＢ とｒ：各メモリ
ーセル間でゲート長がばらつく値の範囲 例えばｓ ＬＡ＝ ５１’ ｂ ｒ＝’ １’μ〜＋
１μとするとＫ ＝ ０．８〜１．２ Ｌｈ＝３ｐ、ｒ＝−１μ〜＋１声とす るとに＝０．６７〜１．３３となる。
がったメモリーセルのゲート長をＬＢ とｒ：各メモリ
ーセル間でゲート長がばらつく値の範囲 例えばｓ ＬＡ＝ ５１’ ｂ ｒ＝’ １’μ〜＋
１μとするとＫ ＝ ０．８〜１．２ Ｌｈ＝３ｐ、ｒ＝−１μ〜＋１声とす るとに＝０．６７〜１．３３となる。
メモリーセルに流れる電流は石に比例するので。
ゲート長が設計値通シにでき上がった場合に、流れる電
流°をＩｏｎとすると、ゲート長を５μで設計した場合
は、実際にでき上がったメモリーセルに流れる電流は、
０．８ ＩＯＮ 〜１．２ ＩｏＮまテハらつく。
流°をＩｏｎとすると、ゲート長を５μで設計した場合
は、実際にでき上がったメモリーセルに流れる電流は、
０．８ ＩＯＮ 〜１．２ ＩｏＮまテハらつく。
一方、ゲート長を３μで設計した場合は、実際にでき上
がったメモリーセルに流れる電流は、 ０．６７ＩＯＮ
〜１．３３ ＩｏＮｊでばらつくことになる。
がったメモリーセルに流れる電流は、 ０．６７ＩＯＮ
〜１．３３ ＩｏＮｊでばらつくことになる。
以上述べたように、従来技術を用いた本例では、大容量
化にともない、メモリーセルのゲート長トゲート幅を小
さくした時に、メモリーセルに流れる電流ＩＯＨのばら
つきが大きくなＪ、ＩｏＮが設計１３− 値より少なくなると、０“の状態のメモリーセルを選択
した場合のブシュプル型反転増幅器ＩＶＩの出力電圧Ｖ
ｏｎが小さくなるが、 Ｙｏｎと基準電圧ＶＢＩＦ と
の差が、次段の比較検出器で検出できる電圧差より小さ
くなると、正常動作しなくなシ。
化にともない、メモリーセルのゲート長トゲート幅を小
さくした時に、メモリーセルに流れる電流ＩＯＨのばら
つきが大きくなＪ、ＩｏＮが設計１３− 値より少なくなると、０“の状態のメモリーセルを選択
した場合のブシュプル型反転増幅器ＩＶＩの出力電圧Ｖ
ｏｎが小さくなるが、 Ｙｏｎと基準電圧ＶＢＩＦ と
の差が、次段の比較検出器で検出できる電圧差より小さ
くなると、正常動作しなくなシ。
又、ＩＯＮが設計値より多くなると％ ０”の状態のメ
モリーセルから１′１ “の状態のメモリーセルを選択
した場合、スイッチングスピードが遅くなるという欠点
があり、大容量で高速度の配憶装置に適さない。
モリーセルから１′１ “の状態のメモリーセルを選択
した場合、スイッチングスピードが遅くなるという欠点
があり、大容量で高速度の配憶装置に適さない。
（発明の目的）
本発明の目的は、前述の欠点を除去し、大容量化に有効
な高速度の記憶装置を提供することにある。
な高速度の記憶装置を提供することにある。
（発明の構成）
本発明はメモリーセルと同一の構成のダミーセルを用い
、このダミーセルに流れる電流にもとづいて読み出し時
に用いる基準電圧を発生させることを特徴とする。
、このダミーセルに流れる電流にもとづいて読み出し時
に用いる基準電圧を発生させることを特徴とする。
本発明によれば複数の記憶素子と、アドレス線１４−
とディブレ） ｆ３と、前記記憶素子の内容に応じて変
化する前記ディジット線の電圧を検出する為の検出手段
とを少なくとも含む記憶装置において。
化する前記ディジット線の電圧を検出する為の検出手段
とを少なくとも含む記憶装置において。
上記記憶素子は、記憶内容に応じて、記憶素子自体に電
流が流し得るか否かが決定される記憶素子であり、上記
検出手段は上記ディジット線を入力する第１の反転増幅
器と、上記第１の反転増幅器の出力を入力とし、上記第
１の反転増幅器の出力電圧の変化を正相に伝達する絶縁
ゲート型電界効果型トランジスタから構成された部分回
路と、上記部分回路の出力がゲートに印加された電、源
と上記ディジット線間に接続された第１の絶縁ゲート型
電界効果型トランジスタと、上記第１の反転増幅器の出
力と上記ディジット線の間にそう人された抵抗成分を持
つ第１の抵抗手段とを有するセンスアンプ回路と、上記
、記憶素子と同一の構造と特性を持ち、ゲートが電源電
圧の変化と同一方向に変化する電圧源に接続された擬似
記憶素子と、上記、擬似記憶素子の電気的に接続された
入力線を入力とする前記第１の反転増幅器と同一の人出
力特性をもつ第２の反転増幅器と、上記第２の反転増幅
器の出力がゲートに印加された電源と、上記入力線に接
続された第２の絶縁ゲート型電界効果型トランジスタと
、上記第２の反転増幅器の出力と、上記入力線の間にそ
う人された抵抗成分を持ち、上記第１の抵抗手段よシも
小さな抵抗値を持つ第２の抵抗手段とを有する基準電圧
発生回路と、前記第１の反転増幅器の出力電圧と、上記
基準電圧発生回路の出力電圧との電圧差を比較し、増幅
する比較検出器よ多構成される記憶装置が得られる。
流が流し得るか否かが決定される記憶素子であり、上記
検出手段は上記ディジット線を入力する第１の反転増幅
器と、上記第１の反転増幅器の出力を入力とし、上記第
１の反転増幅器の出力電圧の変化を正相に伝達する絶縁
ゲート型電界効果型トランジスタから構成された部分回
路と、上記部分回路の出力がゲートに印加された電、源
と上記ディジット線間に接続された第１の絶縁ゲート型
電界効果型トランジスタと、上記第１の反転増幅器の出
力と上記ディジット線の間にそう人された抵抗成分を持
つ第１の抵抗手段とを有するセンスアンプ回路と、上記
、記憶素子と同一の構造と特性を持ち、ゲートが電源電
圧の変化と同一方向に変化する電圧源に接続された擬似
記憶素子と、上記、擬似記憶素子の電気的に接続された
入力線を入力とする前記第１の反転増幅器と同一の人出
力特性をもつ第２の反転増幅器と、上記第２の反転増幅
器の出力がゲートに印加された電源と、上記入力線に接
続された第２の絶縁ゲート型電界効果型トランジスタと
、上記第２の反転増幅器の出力と、上記入力線の間にそ
う人された抵抗成分を持ち、上記第１の抵抗手段よシも
小さな抵抗値を持つ第２の抵抗手段とを有する基準電圧
発生回路と、前記第１の反転増幅器の出力電圧と、上記
基準電圧発生回路の出力電圧との電圧差を比較し、増幅
する比較検出器よ多構成される記憶装置が得られる。
（実施例）
本発明の一実施例で用いるセンスアンプ回路を第５図に
示す。Ｍ、 Ｃと示した部分は、第１図のＭ、 Ｃと表
示した部分と全く同一であるので説明を省略する。
示す。Ｍ、 Ｃと示した部分は、第１図のＭ、 Ｃと表
示した部分と全く同一であるので説明を省略する。
本発明のセンスアンプ回路３．／は、マトリクス状に接
続された記憶素子としてのメモリーセルと。
続された記憶素子としてのメモリーセルと。
アドレス信号に対応して選択された１個のメモリーセル
が電気的に接続された機能ブロックＭ、 Ｃの接続点Ａ
、を入力とするブシュプル型反転増幅器ＩＶ３と、上記
反転増幅器ＩＶ３の出力ＳＯがゲートに、ドレインが電
源Ｖｃｃに接続された浅いエンハンスメントのしきい値
をもつＩＧＦＥＴ Ｑｌｌ６のソースがドレインに、ゲ
ートとソースを共通に接地電位に接続したディブレ、ジ
ョン型ＩＧＦＥＴＱｓｓとから構成されるレベルシック
［Ｌ８と、上記レベルシック段Ｌ８の出力をゲートに、
ドレインを電源Ｖｃｃに、ソースを上記ディジット線Ｄ
Ｌに接続し九浅いエンハンスメントのしきい値をもつＩ
ＧＦＢＴＱＩ？ と、上記反転増幅器ＩＶａの出力８Ｄ
と、上記ディジット線ＤＬとの間に接続された帰還用抵
抗Ｒｆｓよ多構成される。Ｑｌｌはディブレ、ジョン型
ＩＧＦＢＴ Ｑ□ｅ Ｑｌｌ４ はエンハンスメント型
ＩＧＦＥＴＱｓｓは浅いディブレ、ジョン型ＩＧＦＢＴ
である。
が電気的に接続された機能ブロックＭ、 Ｃの接続点Ａ
、を入力とするブシュプル型反転増幅器ＩＶ３と、上記
反転増幅器ＩＶ３の出力ＳＯがゲートに、ドレインが電
源Ｖｃｃに接続された浅いエンハンスメントのしきい値
をもつＩＧＦＥＴ Ｑｌｌ６のソースがドレインに、ゲ
ートとソースを共通に接地電位に接続したディブレ、ジ
ョン型ＩＧＦＥＴＱｓｓとから構成されるレベルシック
［Ｌ８と、上記レベルシック段Ｌ８の出力をゲートに、
ドレインを電源Ｖｃｃに、ソースを上記ディジット線Ｄ
Ｌに接続し九浅いエンハンスメントのしきい値をもつＩ
ＧＦＢＴＱＩ？ と、上記反転増幅器ＩＶａの出力８Ｄ
と、上記ディジット線ＤＬとの間に接続された帰還用抵
抗Ｒｆｓよ多構成される。Ｑｌｌはディブレ、ジョン型
ＩＧＦＢＴ Ｑ□ｅ Ｑｌｌ４ はエンハンスメント型
ＩＧＦＥＴＱｓｓは浅いディブレ、ジョン型ＩＧＦＢＴ
である。
本発明の一実施例の基準電圧発生回路Ｒ′を第６図に示
す。本発明の基準電圧発生回路は、ゲートが電源に、ソ
ースが接地型、位に接続されたメモリーセルと同一の構
造と特性を持つ素子Ｑ６６（以１７− 下、ダミーセルと記す。）と、上記ダミーセルのドレイ
ンと電気的に接続された入力線ＲＥを入力とするセンス
アンプ回路のブシュプル型反転増幅器ＩＶ３と全く同一
の入出力特性をもつブシュプル型反転増幅器ＩＶ４と、
前記反転増幅器ＩＶ４の出力ＲＤが、ゲートにドレイン
が電源Ｖｃｃに。
す。本発明の基準電圧発生回路は、ゲートが電源に、ソ
ースが接地型、位に接続されたメモリーセルと同一の構
造と特性を持つ素子Ｑ６６（以１７− 下、ダミーセルと記す。）と、上記ダミーセルのドレイ
ンと電気的に接続された入力線ＲＥを入力とするセンス
アンプ回路のブシュプル型反転増幅器ＩＶ３と全く同一
の入出力特性をもつブシュプル型反転増幅器ＩＶ４と、
前記反転増幅器ＩＶ４の出力ＲＤが、ゲートにドレイン
が電源Ｖｃｃに。
ソースが上記入力線ＲＥに接続されたＱｌｌ ｅ ｑｓ
ｔト同一の浅いエンハンスメントのシキい値ヲモツＩＧ
ＦＢＴＱｓｓと、上記ブシュプル型反転増幅器ＩＶ４の
出力ＲＤと、上記入力線ＲＥとの間に接続され、センス
アンプ回路の帰還用抵抗Ｒｆｓより抵抗値が小なる。帰
還用抵抗Ｒｆｓよ多構成される。。
ｔト同一の浅いエンハンスメントのシキい値ヲモツＩＧ
ＦＢＴＱｓｓと、上記ブシュプル型反転増幅器ＩＶ４の
出力ＲＤと、上記入力線ＲＥとの間に接続され、センス
アンプ回路の帰還用抵抗Ｒｆｓより抵抗値が小なる。帰
還用抵抗Ｒｆｓよ多構成される。。
Ｑｓｔはディブレ、ジョン型ＩＧＦｇＴ 、 Ｑａｔ
−Ｑｓａはエンハンスメント型ＩＧＦＥＴ 、 Ｑｓｓ
ハ浅いディブレ、ジョン型ＩＧＦＢＴである。
−Ｑｓａはエンハンスメント型ＩＧＦＥＴ 、 Ｑｓｓ
ハ浅いディブレ、ジョン型ＩＧＦＢＴである。
第７図のＩＮＶで表わす曲線は、第５図のＩＶａ第６図
のＩＶ４で表わしたブシュプル型反転増幅器の入出力特
性である。
のＩＶ４で表わしたブシュプル型反転増幅器の入出力特
性である。
（実施例の動作）
本発明の一実施例の動作を第５図、第６図、第１８−
７図を用いて説明する。
まず、選択されたメモリーセルが１ゝ０“の状態の場合
について説明する。第５図において、接続点Ａ１に付加
されている容量は、従来例と同様な過程で、ブシュプル
型反転増幅器ＩＶａの出力電圧Ｖｏｖｔ と、ディジッ
ト線ＤＬの電圧Ｖｌｎとの差ｉ）Ｅ ２ ＶＴ ｏ （
ＶＴ（１４ｄ Ｑｓｓ＝ ｔ Ｑａｔ”しきいイ直）に
なるまで、帰還用ＩＧＦＥＴ Ｑａｔによシ充電される
。これよシ先、ディジット線ＤＬを充電する電流は。
について説明する。第５図において、接続点Ａ１に付加
されている容量は、従来例と同様な過程で、ブシュプル
型反転増幅器ＩＶａの出力電圧Ｖｏｖｔ と、ディジッ
ト線ＤＬの電圧Ｖｌｎとの差ｉ）Ｅ ２ ＶＴ ｏ （
ＶＴ（１４ｄ Ｑｓｓ＝ ｔ Ｑａｔ”しきいイ直）に
なるまで、帰還用ＩＧＦＥＴ Ｑａｔによシ充電される
。これよシ先、ディジット線ＤＬを充電する電流は。
帰還用抵抗ｎｆｓを通して流れることとなシ、ディジッ
ト線ＤＩ、の電圧Ｖｉｎは、従来例と同様に、ブシュプ
ル型反転増幅器ＩＶ３の出力電圧Ｖｏｔｒｔと一致した
所で平衡する。（第７図Ｈ８点に対応）この時のブシュ
プル型反転増幅器ＩＶ３の出力電圧Ｖｏｔｒｔとディジ
ット線ＤＬの電圧ＶｉｎＯ間には、（１）式の関係が成
シ立つ Ｖｏｕｔ ＝Ｖｉｎ ・・””（１） 第７図の８４は、（１）式の関係を表わしたものである
。この時のＶｏｔｒｔ−Ｖｏｆｆとする。
ト線ＤＩ、の電圧Ｖｉｎは、従来例と同様に、ブシュプ
ル型反転増幅器ＩＶ３の出力電圧Ｖｏｔｒｔと一致した
所で平衡する。（第７図Ｈ８点に対応）この時のブシュ
プル型反転増幅器ＩＶ３の出力電圧Ｖｏｔｒｔとディジ
ット線ＤＬの電圧ＶｉｎＯ間には、（１）式の関係が成
シ立つ Ｖｏｕｔ ＝Ｖｉｎ ・・””（１） 第７図の８４は、（１）式の関係を表わしたものである
。この時のＶｏｔｒｔ−Ｖｏｆｆとする。
次にアドレス入力が切シ換わＪ） 、％Ｓ １“の状態
のメモリーセルが選択された場合について説明する。
のメモリーセルが選択された場合について説明する。
ディジット線に付加されている容量にたまっていた電荷
は放電され、メモリーセルにｔ流ＩｏＮカ流れ、ディジ
ット線ＤＬの電圧Ｖｉｎは低下しブシュプル型反転増幅
器ＩＶａの出力はＶｏｕｔは、従来例と同様な過程で上
昇し１、（Ｓ）式で表わされる電圧で平衡するか又は％
（９）式で表わされるように。
は放電され、メモリーセルにｔ流ＩｏＮカ流れ、ディジ
ット線ＤＬの電圧Ｖｉｎは低下しブシュプル型反転増幅
器ＩＶａの出力はＶｏｕｔは、従来例と同様な過程で上
昇し１、（Ｓ）式で表わされる電圧で平衡するか又は％
（９）式で表わされるように。
帰還用ＩＧＦＥＴ Ｑａｔがｏｆｆする電圧付近でＩＪ
ミツトされる。
ミツトされる。
Ｖｏｕｔ ＝ Ｖｉｎ −） Ｒｆｓ ＩＯＮ −−−
−−−−−−（ｆ３））Ｖｏｖｔ ：ｖｔｎ ＋ ２Ｖ
ｔｏ （ＶＴＯ１ｄＱｓｓ ｌ Ｑａｔ （’） Ｌ＊
い値） ・・・・川・・（９） 第７図のＳＢは％（８）式の関係を表わしたものである
。この時のＶｏｕｔ ＝ Ｖｏｎ 、とする。
−−−−−−（ｆ３））Ｖｏｖｔ ：ｖｔｎ ＋ ２Ｖ
ｔｏ （ＶＴＯ１ｄＱｓｓ ｌ Ｑａｔ （’） Ｌ＊
い値） ・・・・川・・（９） 第７図のＳＢは％（８）式の関係を表わしたものである
。この時のＶｏｕｔ ＝ Ｖｏｎ 、とする。
一方、第６図の入力線ＲＥの電圧をＶｌｎ 、プシネプ
ル型反転増幅器Ｉｖ４の出力ＲＤの電圧をＶＲＥＦとす
ると、ダミーセルはメモリーセルト同一の構造と特性を
もつので、ダミーセルに流れる電流はメモリーセルに流
れる電流ＩＯＮと等しくなり。
ル型反転増幅器Ｉｖ４の出力ＲＤの電圧をＶＲＥＦとす
ると、ダミーセルはメモリーセルト同一の構造と特性を
もつので、ダミーセルに流れる電流はメモリーセルに流
れる電流ＩＯＮと等しくなり。
（１０）式で表わされる電圧で平衡するか又は（１１）
式で表わされるように、帰還用ＩＧＦＥＴ Ｑａｓがｏ
ｆｆする電圧付近でりはットされる。
式で表わされるように、帰還用ＩＧＦＥＴ Ｑａｓがｏ
ｆｆする電圧付近でりはットされる。
ＶＲＷ ＝Ｖｉｎ −）−Ｒｆｎ ＩＯＮ ｌ・−・−
−−−Ｉα０）ＶＲＩＦ ＝Ｖｉｎ ＋ＶＴＯ（ＶＴＩ
Ｉ ｔｉＱａｓのしきい値）・・・・・・・・−０１） 本発明の記憶装量は、従来例と同様に、基準電圧Ｖｉｇ
ｒを１′０“の状懸のメモリーセルを選択した場合のブ
シュプル型反転増幅器ＩＶ３の出力電圧Ｖｏｆｆ、と
１１１１１の状態のメモリーセルを選択した場合のブシ
ュプル型反転増幅器ＩＶ３の出力電圧Ｗｏｎとの間に設
定することによ多機能する。
−−−Ｉα０）ＶＲＩＦ ＝Ｖｉｎ ＋ＶＴＯ（ＶＴＩ
Ｉ ｔｉＱａｓのしきい値）・・・・・・・・−０１） 本発明の記憶装量は、従来例と同様に、基準電圧Ｖｉｇ
ｒを１′０“の状懸のメモリーセルを選択した場合のブ
シュプル型反転増幅器ＩＶ３の出力電圧Ｖｏｆｆ、と
１１１１１の状態のメモリーセルを選択した場合のブシ
ュプル型反転増幅器ＩＶ３の出力電圧Ｗｏｎとの間に設
定することによ多機能する。
第７図において、ゲート長が設計便通シの寸法テテキ上
がった場合 ５Ｓ１１１の状態のメモリーセルを選択し
た場合のブシュプル型反転増幅器ＩＶ３の出力電圧Ｖｏ
ｔｒｔをＶｏｎ、ｌ シ、この場合の基準電圧発生回路
の出力電圧ＶｖｘｖをＶｉａｉｒ、とする。
がった場合 ５Ｓ１１１の状態のメモリーセルを選択し
た場合のブシュプル型反転増幅器ＩＶ３の出力電圧Ｖｏ
ｔｒｔをＶｏｎ、ｌ シ、この場合の基準電圧発生回路
の出力電圧ＶｖｘｖをＶｉａｉｒ、とする。
（１） ゲート長が設計値よシも大きくなった場合メモ
リーセルに流れる電流は設計値よ）も少なくなる。との
時の電流値をＩ ＯＮＳとすると、 Ｒｆｓと２１− Ｉ ＯＮＳの積が２ ＶＴｏより小さければ、ブシュプ
ル型反転増幅器ＩＶ３の出力電圧Ｖｏｕｔ は（１２）
式で表わされる。
リーセルに流れる電流は設計値よ）も少なくなる。との
時の電流値をＩ ＯＮＳとすると、 Ｒｆｓと２１− Ｉ ＯＮＳの積が２ ＶＴｏより小さければ、ブシュプ
ル型反転増幅器ＩＶ３の出力電圧Ｖｏｕｔ は（１２）
式で表わされる。
Ｖｏｔｒｔ ＝Ｖｉｎ −）−Ｒｆｇ ｌ０Ｎ８ −−
−−−−−−−０２）第７図の８６は、０２）式を表わ
したものである。
−−−−−−−０２）第７図の８６は、０２）式を表わ
したものである。
この時のＶｏｕｔ ＝Ｖｏｎ、とする。 ・・又、ダミ
ーセルにもメモリーセルと同じ電流が流れるので、 Ｒ
ｆｎとｌ０Ｎ８の積がＶ′ｒｏより小さければ、基準電
圧発生回路の出力電圧ＶＲＥＦは０３）式％式％ （１３） 第７図のＲ６は０３）式を表わしたものである。
ーセルにもメモリーセルと同じ電流が流れるので、 Ｒ
ｆｎとｌ０Ｎ８の積がＶ′ｒｏより小さければ、基準電
圧発生回路の出力電圧ＶＲＥＦは０３）式％式％ （１３） 第７図のＲ６は０３）式を表わしたものである。
コノ時（Ｄ ＶＲＩＦ ＝ ＶＲＩＦ 、とする。
ゲート長が設計値よりも大きくガシ、メモリーセルに流
れる電流が設計値よシ少なく起ると、６１〃の状態のメ
モリーセルを選択した場合、プシープル型反転増幅器Ｉ
Ｖ３の出力電圧Ｖｏｕｔは第７図に示すように、 Ｖｏ
ｎ、→Ｗｏｎ 、へ移動するが、ダミーセルに流れる電
流もメモリーセルに流れる電流と同様に変化するの〒、
基準電圧ＶＩＩＥＦは−００ Ｖａｍｐ、 −＋Ｖｕｔｙ、へ移動する。
れる電流が設計値よシ少なく起ると、６１〃の状態のメ
モリーセルを選択した場合、プシープル型反転増幅器Ｉ
Ｖ３の出力電圧Ｖｏｕｔは第７図に示すように、 Ｖｏ
ｎ、→Ｗｏｎ 、へ移動するが、ダミーセルに流れる電
流もメモリーセルに流れる電流と同様に変化するの〒、
基準電圧ＶＩＩＥＦは−００ Ｖａｍｐ、 −＋Ｖｕｔｙ、へ移動する。
第７図から明らかなように％ １”の状態のメモリーセ
ルを選択した場合のブシュプル型反転増幅器ＩＶａの出
力”１ｏｒｙｔ と基準電圧ＶＩＩＩＦ との差は、“
［Ｖｏｎ・−■部ｉ’ｓ） となシ、ゲート長が設計値
通シの寸法にでき上がった場合の電圧差（Ｗｏｎ 。
ルを選択した場合のブシュプル型反転増幅器ＩＶａの出
力”１ｏｒｙｔ と基準電圧ＶＩＩＩＦ との差は、“
［Ｖｏｎ・−■部ｉ’ｓ） となシ、ゲート長が設計値
通シの寸法にでき上がった場合の電圧差（Ｗｏｎ 。
−Ｖａｓｔ、）と、はとんど差が無いので、従来例の場
合のように、メモリーセルに流れる電流が設計値よシ少
なくなると、１”の状態のメモリーセルを選択した場合
のセンスアンプ回路の出力Ｖｏｎｔと基準電圧Ｖｎｇｒ
との差が小さくなシ、次段の比較検出器で電圧差を検出
することが困難となることが無い。
合のように、メモリーセルに流れる電流が設計値よシ少
なくなると、１”の状態のメモリーセルを選択した場合
のセンスアンプ回路の出力Ｖｏｎｔと基準電圧Ｖｎｇｒ
との差が小さくなシ、次段の比較検出器で電圧差を検出
することが困難となることが無い。
（２） ゲート長が設計値よりも小さくなった場合メモ
リーセルに流れる電流は設計値よシ多くなる。この時の
電流値をｌ０ＮＬとすると、 ＲｆｓとＩ ＯＮＥ。
リーセルに流れる電流は設計値よシ多くなる。この時の
電流値をｌ０ＮＬとすると、 ＲｆｓとＩ ＯＮＥ。
との積が２ｖ〒Ｏよシ小さければ、ブシュプル型反転増
幅器ＩＶ３の出力電圧ｖＯυｔは０４）式で表わされる
。
幅器ＩＶ３の出力電圧ｖＯυｔは０４）式で表わされる
。
Ｖｏｖｔ ＝ ＶＩｎ ＋ Ｒｆｇ ＩｏＮｔ、 ”・
・・・・”（１４）第７図の８．は％ ０４）式を表わ
したものである。
・・・・”（１４）第７図の８．は％ ０４）式を表わ
したものである。
この時のＶｏｔｒｔ ＝ Ｙｏｎ 、とする。
又、ダミーセルにもメモリーセルと同じ電流が流れるの
で、 ＲｆｎとＩ ＯＮＬの積がＶＴＯよす小さければ
、基準電圧発生回路の出力型１圧ＶＲＥＦ は０５）式
で表わされる。
で、 ＲｆｎとＩ ＯＮＬの積がＶＴＯよす小さければ
、基準電圧発生回路の出力型１圧ＶＲＥＦ は０５）式
で表わされる。
ＶＲＩＦ ＝ Ｖｉｎ ＋ ＲｆＲＴＯＮＬ第７図のＲ
，は０５）式を表わしたものである。
，は０５）式を表わしたものである。
この時のＶＢＩＰ ＝ ＶＲＫＦ 、とする。 □ゲー
ト長が設計値よりも／Ｊ％さくなり、メモリーセルに流
れる電流が設計値よシ少なくなると。
ト長が設計値よりも／Ｊ％さくなり、メモリーセルに流
れる電流が設計値よシ少なくなると。
１ゝ１“の状態のメモリーセルを選択した烏合、プシエ
ブル型反転増幅器ＩＶ３の出力電圧Ｖｏｔｒｔ は、第
７図に示すように、Ｖｏｎ、→Ｖｏｎ、へ移動するが、
ダミーセルに流れる電、流もメモリーセルに流れる電流
と同様に変化するので、基準電圧ＶＲＥＰは、ＶＲｍｐ
、−＋ＶｉＥｒ？へ移動する。
ブル型反転増幅器ＩＶ３の出力電圧Ｖｏｔｒｔ は、第
７図に示すように、Ｖｏｎ、→Ｖｏｎ、へ移動するが、
ダミーセルに流れる電、流もメモリーセルに流れる電流
と同様に変化するので、基準電圧ＶＲＥＰは、ＶＲｍｐ
、−＋ＶｉＥｒ？へ移動する。
第７図から明らかなように、１“の状態のメモリーセル
を選択した場合のプシェプル型□反転増幅器Ｉ’Ｖ ３
の出力Ｖｏｕｔ と、基準電圧Ｖａｇｒ と□の差は、
（Ｙｏｎ、 −ＶＲＩＦ、 ：］ となり、ゲート長が
設計便通りにでき上がった場合の電、圧差（■ｏｎ、
−Ｖｕｉｃｙ、 ）とほとんど差が無いので、従来例の
場合のように、メモリーセルに流れる電流が設計値より
多くなると、“１“の状態のメモリーセルを選択した場
合のセンスアンプ回路の出力Ｖｏｖｔ と。
を選択した場合のプシェプル型□反転増幅器Ｉ’Ｖ ３
の出力Ｖｏｕｔ と、基準電圧Ｖａｇｒ と□の差は、
（Ｙｏｎ、 −ＶＲＩＦ、 ：］ となり、ゲート長が
設計便通りにでき上がった場合の電、圧差（■ｏｎ、
−Ｖｕｉｃｙ、 ）とほとんど差が無いので、従来例の
場合のように、メモリーセルに流れる電流が設計値より
多くなると、“１“の状態のメモリーセルを選択した場
合のセンスアンプ回路の出力Ｖｏｖｔ と。
基準電圧ＶＲＥＦの差が必要以上に大きくなり、次に１
１（）“の状態のメモリー七ルを選択した場合、スイッ
チングスピードが遅くなるということは無い。
１（）“の状態のメモリー七ルを選択した場合、スイッ
チングスピードが遅くなるということは無い。
ゲート幅が設計値よりも小さくなった場合は。
ゲート長が設計値よりも大きくなった場合と同様な理由
により、メモリーセルに流れる電流が少なくなっても次
段の比較検出器で検出が困難になることは無く、又、ゲ
ート幅が設計値よりも大きくなった場合は、ゲート長が
設計値よシも小さくなった場合と同様な理由により、メ
モリーセルに流れる電流が多くなっても、次に”０“の
状態のメモリーセルを選択した場合、スイッチングスピ
ードが遅くなるということは無い。
により、メモリーセルに流れる電流が少なくなっても次
段の比較検出器で検出が困難になることは無く、又、ゲ
ート幅が設計値よりも大きくなった場合は、ゲート長が
設計値よシも小さくなった場合と同様な理由により、メ
モリーセルに流れる電流が多くなっても、次に”０“の
状態のメモリーセルを選択した場合、スイッチングスピ
ードが遅くなるということは無い。
又１本発明の実施例の場合、１“のメモリ、−２５−
セルを選択した場合、プシエプル型反転増幅器工ＩＶ３
の出力電圧ＶＯＵｔは（９）式で表わされた電圧でリミ
ットされ、基準電圧ＶＲＥ！Ｆ は、（１）式で表わさ
れた重用でリミットされるので、ゲート長又は。
の出力電圧ＶＯＵｔは（９）式で表わされた電圧でリミ
ットされ、基準電圧ＶＲＥ！Ｆ は、（１）式で表わさ
れた重用でリミットされるので、ゲート長又は。
ゲート幅が設計値からばらつき、メモリーセルに流れる
電流が多くなっても、ブシュプル型反転増幅器ｉＶ３の
出力電圧Ｖｏｎと、基準電圧ＶＲＥＦの差が必要以上に
大きくなるととが無いので、従来列の場合のように、（
３）式で表わされる電圧でリミットされる場合に比べて
１次に１ゝＯ“の状態のメモリーセルを選択した場合の
スイッチングスピードは高速となる。
電流が多くなっても、ブシュプル型反転増幅器ｉＶ３の
出力電圧Ｖｏｎと、基準電圧ＶＲＥＦの差が必要以上に
大きくなるととが無いので、従来列の場合のように、（
３）式で表わされる電圧でリミットされる場合に比べて
１次に１ゝＯ“の状態のメモリーセルを選択した場合の
スイッチングスピードは高速となる。
（発明の効果）
以上述べたように、本発明の記憶装置は、大容量化し、
メモリーセルのゲート長又はゲート幅が微細化されるに
伴ない、メモリーセルのゲート長又はゲート幅がウェハ
ー内、ウェハー間で設計値からばらつくことにより、メ
モリーセルに流れる電流が設計値より変化するが、メモ
リーセルに流れる電流が設計値より少なくなっても、り
１−セ２６− ルに流れる電流も同様に少なくなるので、センスアンプ
回路の出力電圧と、基準電圧発生回路の出力電圧との差
は、メモリーセルに流れる電流が設計値の場合と比べて
ほとんど変化しないので１次段の比較検出器で電圧差を
検出することが容易となる。又、メモリーセルに流れる
電流が設計値よシ多くなっても、ダミーセルに流れる電
流も同様に多くなるので、センスアンプ回路の出力電圧
と基準電圧発生回路の出力重圧との差は、メモリーセル
に流れる電流が設計値の場合と比べてほとんど変化しな
いので１次にゝ′０“の状態のメモリーセルを選択した
場合、スイッチングスピードが高速となる。
メモリーセルのゲート長又はゲート幅が微細化されるに
伴ない、メモリーセルのゲート長又はゲート幅がウェハ
ー内、ウェハー間で設計値からばらつくことにより、メ
モリーセルに流れる電流が設計値より変化するが、メモ
リーセルに流れる電流が設計値より少なくなっても、り
１−セ２６− ルに流れる電流も同様に少なくなるので、センスアンプ
回路の出力電圧と、基準電圧発生回路の出力電圧との差
は、メモリーセルに流れる電流が設計値の場合と比べて
ほとんど変化しないので１次段の比較検出器で電圧差を
検出することが容易となる。又、メモリーセルに流れる
電流が設計値よシ多くなっても、ダミーセルに流れる電
流も同様に多くなるので、センスアンプ回路の出力電圧
と基準電圧発生回路の出力重圧との差は、メモリーセル
に流れる電流が設計値の場合と比べてほとんど変化しな
いので１次にゝ′０“の状態のメモリーセルを選択した
場合、スイッチングスピードが高速となる。
以上述べたように、本発明の記憶装置は、メモリーセル
に流れる電流の変化に対して、比較検出器の入力の電圧
差がほとんど変化しないので、大容量、高速度の記憶装
置に適している。
に流れる電流の変化に対して、比較検出器の入力の電圧
差がほとんど変化しないので、大容量、高速度の記憶装
置に適している。
以上の実施例は、ＢｐＲＯＭを例にと多説明したが１選
択されたメモリーセルを含むディジット線の電圧が記憶
素子の記憶している内容によシ変化し、前記ディジ、ト
線の電圧変化を検出する構成を持つものであれば有効で
あυＥｐＲＯＭに限らない。
択されたメモリーセルを含むディジット線の電圧が記憶
素子の記憶している内容によシ変化し、前記ディジ、ト
線の電圧変化を検出する構成を持つものであれば有効で
あυＥｐＲＯＭに限らない。
又、レヘルシフタ段については、エンハンスメント型Ｉ
ＧＦＢＴと、ディプレッション型ＩＧＦＥＴを直列に接
続したものを示したが、入力の電圧変化が同じ位相で出
力に伝達される構成をもつものであれば、有効である。
ＧＦＢＴと、ディプレッション型ＩＧＦＥＴを直列に接
続したものを示したが、入力の電圧変化が同じ位相で出
力に伝達される構成をもつものであれば、有効である。
又、反転増幅器についてはブシープル型のものを例にと
多説明したが、構成については特に制限するものではな
い。
多説明したが、構成については特に制限するものではな
い。
第１図は、従来技術による記憶装置の一部回路図である
。第２図は、従来例のセンスアンプ回路である。Ｍ、
Ｃで表わす部分は、第１図Ｍｅで表わす部分と同一でお
る。第３図は、従来例の基準電圧発生回路である。第４
図は、従来例の動作を説明する為の図である。ＩＮＶで
表わした曲線は。 従来例のセンスアンプ回路の反転増幅器ＩＶＩと基準電
圧発生回路の反転増幅器ＩＶ２の入出力特性である。Ｖ
ｏｎ、、 Ｖｏｎ、 、 Ｖｏｎ、は共に％ １”の状
態のメモリーセルを選択した場合のセンスアンプ回路の
出力電圧を示し、 ＶＲＥＦ、は、基準電圧を示し、
Ｖｏｆｆは１１０〃の状態のメモリーセルを選択した場
合のセンスアンプ回路の出力電圧を示す。 第５図は本発明のセンスアンプ回路の一実施例でおる。 Ｍ、 Ｃで表わす部分は第１図のＭ、 Ｃで表わす部分
と同一である。第６図は１本発明の基準電圧発生回路の
一実施例である。Ｑｅａはメモリセルと同じ構造と特性
をもつダミーセルである。第７図は、本実施例の動作を
示す為の図である。 ＩＮＶで表わした曲線は、本実施例のセンスアンプ回路
の反転増幅器ＩＶ３と、基準電圧発生回路の反転増幅器
ＩＶ４の入出力特性である。Ｖｏｎ、。 Ｙｏｎ・、Ｖｏｎ、は共に１“の状態のメモリーセルを
選択した場合のセンスアンプ回路の出力電圧を示り、Ｖ
ｉＥｒ、 、 Ｖｎｗｙ、 、 Ｖｉｇｙ、 ハ共ＫＪ
準’！圧ヲ示し、 Ｖｏｆｆ は１１０ “の状態のメ
モリーセルを選択した場合のセンスアンプ回路の出力電
圧を示す。 第２図 第３冴 （Ｖｔχ） 第４図
。第２図は、従来例のセンスアンプ回路である。Ｍ、
Ｃで表わす部分は、第１図Ｍｅで表わす部分と同一でお
る。第３図は、従来例の基準電圧発生回路である。第４
図は、従来例の動作を説明する為の図である。ＩＮＶで
表わした曲線は。 従来例のセンスアンプ回路の反転増幅器ＩＶＩと基準電
圧発生回路の反転増幅器ＩＶ２の入出力特性である。Ｖ
ｏｎ、、 Ｖｏｎ、 、 Ｖｏｎ、は共に％ １”の状
態のメモリーセルを選択した場合のセンスアンプ回路の
出力電圧を示し、 ＶＲＥＦ、は、基準電圧を示し、
Ｖｏｆｆは１１０〃の状態のメモリーセルを選択した場
合のセンスアンプ回路の出力電圧を示す。 第５図は本発明のセンスアンプ回路の一実施例でおる。 Ｍ、 Ｃで表わす部分は第１図のＭ、 Ｃで表わす部分
と同一である。第６図は１本発明の基準電圧発生回路の
一実施例である。Ｑｅａはメモリセルと同じ構造と特性
をもつダミーセルである。第７図は、本実施例の動作を
示す為の図である。 ＩＮＶで表わした曲線は、本実施例のセンスアンプ回路
の反転増幅器ＩＶ３と、基準電圧発生回路の反転増幅器
ＩＶ４の入出力特性である。Ｖｏｎ、。 Ｙｏｎ・、Ｖｏｎ、は共に１“の状態のメモリーセルを
選択した場合のセンスアンプ回路の出力電圧を示り、Ｖ
ｉＥｒ、 、 Ｖｎｗｙ、 、 Ｖｉｇｙ、 ハ共ＫＪ
準’！圧ヲ示し、 Ｖｏｆｆ は１１０ “の状態のメ
モリーセルを選択した場合のセンスアンプ回路の出力電
圧を示す。 第２図 第３冴 （Ｖｔχ） 第４図
Claims (1)
- 記憶内容に応じて、記憶素子自体に電流が流し得るか否
かが決定される記憶素子と、前記記憶素子と同一の構造
と特性を持ち、ゲートが電源電圧の変化と同−分向に変
化する電圧源に接続された擬似記憶素子と、前記擬似記
憶素子に流れるＴｓ１流値に応じた出力基準電圧を発す
る基準電圧□発生回路と、前記基準電圧発生回路の出力
電圧とメモリセ・か６圧との電圧差を比較ｉ−−輻する
比較検出器とを有することを特徴とした記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59004315A JPS60150297A (ja) | 1984-01-13 | 1984-01-13 | 記憶装置 |
| US06/690,904 US4761765A (en) | 1984-01-13 | 1985-01-14 | Semiconductor memory device having improved data output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59004315A JPS60150297A (ja) | 1984-01-13 | 1984-01-13 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60150297A true JPS60150297A (ja) | 1985-08-07 |
| JPH0346915B2 JPH0346915B2 (ja) | 1991-07-17 |
Family
ID=11581038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59004315A Granted JPS60150297A (ja) | 1984-01-13 | 1984-01-13 | 記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4761765A (ja) |
| JP (1) | JPS60150297A (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1214246B (it) * | 1987-05-27 | 1990-01-10 | Sgs Microelettronica Spa | Dispositivo di memoria non volatile ad elevato numero di cicli di modifica. |
| FR2618579B1 (fr) * | 1987-07-21 | 1989-11-10 | Thomson Semiconducteurs | Circuit integre a memoire comportant un dispositif anti-fraude |
| JPH07120720B2 (ja) * | 1987-12-17 | 1995-12-20 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
| EP0576046B1 (en) * | 1988-06-24 | 1996-03-27 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US5191552A (en) * | 1988-06-24 | 1993-03-02 | Kabushiki Kaisha Toshiba | Semiconductor memory device with address transition actuated dummy cell |
| JP2573335B2 (ja) * | 1988-11-09 | 1997-01-22 | 株式会社東芝 | 不揮発性メモリ |
| US5148397A (en) * | 1989-03-16 | 1992-09-15 | Oki Electric Industry Co. Ltd. | Semiconductor memory with externally controlled dummy comparator |
| US4973346A (en) * | 1989-10-30 | 1990-11-27 | Union Carbide Corporation | Glassmelting method with reduced nox generation |
| JP2586722B2 (ja) * | 1990-10-11 | 1997-03-05 | 日本電気株式会社 | 半導体記憶装置 |
| US5274583A (en) * | 1992-01-02 | 1993-12-28 | National Semiconductor Corporation | Charge-integrating preamplifier for ferroelectric memory |
| JP2800740B2 (ja) * | 1995-09-28 | 1998-09-21 | 日本電気株式会社 | 半導体記憶装置 |
| US5682353A (en) * | 1996-06-13 | 1997-10-28 | Waferscale Integration Inc. | Self adjusting sense amplifier clock delay circuit |
| JPH10261768A (ja) * | 1997-03-18 | 1998-09-29 | Fujitsu Ltd | 半導体集積回路 |
| US6956779B2 (en) * | 1999-01-14 | 2005-10-18 | Silicon Storage Technology, Inc. | Multistage autozero sensing for a multilevel non-volatile memory integrated circuit system |
| US7031214B2 (en) * | 1999-01-14 | 2006-04-18 | Silicon Storage Technology, Inc. | Digital multilevel memory system having multistage autozero sensing |
| US6975539B2 (en) * | 1999-01-14 | 2005-12-13 | Silicon Storage Technology, Inc. | Digital multilevel non-volatile memory system |
| US7139196B2 (en) * | 1999-01-14 | 2006-11-21 | Silicon Storage Technology, Inc. | Sub-volt sensing for digital multilevel flash memory |
| JP2005141827A (ja) * | 2003-11-06 | 2005-06-02 | Sanyo Electric Co Ltd | 半導体記憶装置およびその不揮発性メモリ検証方法、マイクロコンピュータおよびその不揮発性メモリ制御方法 |
| US9135962B2 (en) * | 2007-06-15 | 2015-09-15 | Micron Technology, Inc. | Comparators for delta-sigma modulators |
| JP2014085745A (ja) * | 2012-10-22 | 2014-05-12 | Lapis Semiconductor Co Ltd | 基準電圧生成回路 |
| US9395733B2 (en) * | 2013-08-23 | 2016-07-19 | Macronix International Co., Ltd. | Voltage adjusting circuit applied to reference circuit |
| KR20170045445A (ko) * | 2015-10-16 | 2017-04-27 | 삼성전자주식회사 | 충전 노드를 충전하는 구동 회로 |
| JP6818603B2 (ja) * | 2017-03-23 | 2021-01-20 | キオクシア株式会社 | メモリシステム、及びメモリシステムの制御方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5771575A (en) * | 1980-10-21 | 1982-05-04 | Nec Corp | Memory device |
| JPS58208990A (ja) * | 1982-05-28 | 1983-12-05 | Nec Corp | 記憶装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4223394A (en) * | 1979-02-13 | 1980-09-16 | Intel Corporation | Sensing amplifier for floating gate memory devices |
| US4301518A (en) * | 1979-11-01 | 1981-11-17 | Texas Instruments Incorporated | Differential sensing of single ended memory array |
| JPS5856290A (ja) * | 1981-09-29 | 1983-04-02 | Nec Corp | 記憶装置 |
| JPS5914194A (ja) * | 1982-07-13 | 1984-01-25 | Nec Corp | 記憶装置 |
-
1984
- 1984-01-13 JP JP59004315A patent/JPS60150297A/ja active Granted
-
1985
- 1985-01-14 US US06/690,904 patent/US4761765A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5771575A (en) * | 1980-10-21 | 1982-05-04 | Nec Corp | Memory device |
| JPS58208990A (ja) * | 1982-05-28 | 1983-12-05 | Nec Corp | 記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0346915B2 (ja) | 1991-07-17 |
| US4761765A (en) | 1988-08-02 |
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