JPS60150137A - マイクロコンピユ−タシステム - Google Patents
マイクロコンピユ−タシステムInfo
- Publication number
- JPS60150137A JPS60150137A JP59005101A JP510184A JPS60150137A JP S60150137 A JPS60150137 A JP S60150137A JP 59005101 A JP59005101 A JP 59005101A JP 510184 A JP510184 A JP 510184A JP S60150137 A JPS60150137 A JP S60150137A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- speed
- cpu2
- cpu
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、ＣＰＵ及びその周辺回路部で構成されたマイ
クロコンピュータシステムに関するものである。
クロコンピュータシステムに関するものである。
（背景技術）
一般のマイクロコンピュータシステムでハ通常、その周
辺回路をＴＴＬで構成しているが、低消費電力化を達成
するためには、ＣＰＵを含めてその周辺回路をＣＭ′０
８−ＩＣで構成するととが良−く行なわれている。この
ようなＣＭＯ８・ＩＣを使用した場合、その特徴として
電圧駆動であることから、ある状態を維持するのにはほ
とんど電力を消費せず、低消費電力化の目的を良く達成
することができるのであるが、反面、回路内部の状態が
変化する場合には割合大きな電力を消費する問題がある
。
辺回路をＴＴＬで構成しているが、低消費電力化を達成
するためには、ＣＰＵを含めてその周辺回路をＣＭ′０
８−ＩＣで構成するととが良−く行なわれている。この
ようなＣＭＯ８・ＩＣを使用した場合、その特徴として
電圧駆動であることから、ある状態を維持するのにはほ
とんど電力を消費せず、低消費電力化の目的を良く達成
することができるのであるが、反面、回路内部の状態が
変化する場合には割合大きな電力を消費する問題がある
。
一方こノヨウナ従来のマイクロコンピュータシステムに
おいては、第１図に示すように、通常数ＭＨｚから早い
場合にけＩＯＭＨｚ程度のクロックをり０ツクジエネレ
・−タ（１）で発生し、このり０ツクジエネレータｌｌ
）の出力をＣＰ Ｕ １２１に供給し、このＣＰ Ｕ
ｆ２１の・データバス（３）やアトレオバス（４）を図
外の周辺回路部に結合するように構成している。このよ
うにＣＰ Ｕ （２１の入カクＤツクが高速であること
からＣＰ Ｕ （２１の動作速度が速く、回路内部にお
ける状ＩΩ変化が類繁に行なわれることになるため、せ
つか＜ＣＭＯ５−ＩＣを使用して回路を構成したとして
も、十分な低消費電力化を達成できない問題があった。
おいては、第１図に示すように、通常数ＭＨｚから早い
場合にけＩＯＭＨｚ程度のクロックをり０ツクジエネレ
・−タ（１）で発生し、このり０ツクジエネレータｌｌ
）の出力をＣＰ Ｕ １２１に供給し、このＣＰ Ｕ
ｆ２１の・データバス（３）やアトレオバス（４）を図
外の周辺回路部に結合するように構成している。このよ
うにＣＰ Ｕ （２１の入カクＤツクが高速であること
からＣＰ Ｕ （２１の動作速度が速く、回路内部にお
ける状ＩΩ変化が類繁に行なわれることになるため、せ
つか＜ＣＭＯ５−ＩＣを使用して回路を構成したとして
も、十分な低消費電力化を達成できない問題があった。
（発り１の目的）
本発明は、ＣＰＵが優先度の低いプログラムを実行中、
例えばシステムが何もしていないときのアイドルルーチ
ンを実行中に、ＣＰＵに与えるりθツクの速度を低速に
することにより、ＣΔ■Ｏ８・ＩＣで構成されたシステ
ム内部の回路状態の変化を少なくし、もって低消費電力
化を達成するようにしたマイクロコンピュータシステム
を提供することを目的とするものである。
例えばシステムが何もしていないときのアイドルルーチ
ンを実行中に、ＣＰＵに与えるりθツクの速度を低速に
することにより、ＣΔ■Ｏ８・ＩＣで構成されたシステ
ム内部の回路状態の変化を少なくし、もって低消費電力
化を達成するようにしたマイクロコンピュータシステム
を提供することを目的とするものである。
（発明の開示）
（実施例１）
第２図に示す本発明の実施例１は、ＣＰＵ（２１のアト
しスバス（４）をアドレス監視回路（５）で監視すると
ともに、高速及び低速の２種のクロックを発生するりＤ
ツク発生回路（６）を設け、上記、アドレス監視回路（
６）の出力でりＤツク発生回路（６）出力を切替える切
替間１ｉ’Ｊ［７１を制御することにより”、アイドル
ルーチン実行中のようにＣＰ Ｕ （２１が優先度が低
いプログラムを実行中には、ＣＰＵ（２）Ｋ入力するク
ロックを低速にするようにしたものである。アドレス監
視回路（５）は、夫々アドレス上限値及び下限値を設定
するデイッづスイッチ（８Ａ）（８Ｂ）と、これらディ
ップスイッチ（８’Ａ）（８Ｂ）の出力を夫々一方の入
力としてアドレスバス（４）上のアドレス値と比較する
コンパレ〜り（９Ａ）（９Ｂ）Ｓ及びこれら両コンパし
一タ（９Ａ）（９Ｂ）から出力を生じているときにのみ
出力を生じるアンドゲート（１０）から構成されており
、アドレスバス（４）上の現在ＣＰ Ｕ ［２１が実行
中のアドレスが、両ディップスイッチ（８Ａ）（８Ｂ）
で設定された上限及び下限のアドレス範囲内にあるとき
、ＣＰＵ（２）がアイドルルーチンのような優先度の低
いづ０ジラムを実行中であることを判別し、アンドゲー
ト（１０）に出力を生じるものである。次にりＤツク発
生回路（６）は、前記従来例と同様のりＤツクジェネレ
ータ（１）の出力をそのまま出力する他、このクロック
ジェネレータｔｌ）の出力をカウンタ（川で分周して低
速度のりＤツクを出力するように構成されており、この
クロック発生回路（６）の両出力は切替間ｂｔｄ７）に
人力される。９＋替回路（７）はゲート回路θ匂０３）
、！−インバータ（１４）とにより構成され、前記アン
ドゲート［１（ｌｌに出力を生じているとき、即ちＣＰ
Ｕ （２＋が優先度の低いプログラムを実行中に、Ｃ
ＰＵ（２１にカウンタ（用出力の低速のりＤツクを入力
し、ＣＰＵ（２）を低速で作動させるものであり、それ
以外の場合ｄり０ツクジエネレータｉｔ）の出力をぞの
ま”！ ＣＰ ［１ｔ２）に入力し、ＣＰ Ｕ ｔ２）
は通常の動作速度で動作する。
しスバス（４）をアドレス監視回路（５）で監視すると
ともに、高速及び低速の２種のクロックを発生するりＤ
ツク発生回路（６）を設け、上記、アドレス監視回路（
６）の出力でりＤツク発生回路（６）出力を切替える切
替間１ｉ’Ｊ［７１を制御することにより”、アイドル
ルーチン実行中のようにＣＰ Ｕ （２１が優先度が低
いプログラムを実行中には、ＣＰＵ（２）Ｋ入力するク
ロックを低速にするようにしたものである。アドレス監
視回路（５）は、夫々アドレス上限値及び下限値を設定
するデイッづスイッチ（８Ａ）（８Ｂ）と、これらディ
ップスイッチ（８’Ａ）（８Ｂ）の出力を夫々一方の入
力としてアドレスバス（４）上のアドレス値と比較する
コンパレ〜り（９Ａ）（９Ｂ）Ｓ及びこれら両コンパし
一タ（９Ａ）（９Ｂ）から出力を生じているときにのみ
出力を生じるアンドゲート（１０）から構成されており
、アドレスバス（４）上の現在ＣＰ Ｕ ［２１が実行
中のアドレスが、両ディップスイッチ（８Ａ）（８Ｂ）
で設定された上限及び下限のアドレス範囲内にあるとき
、ＣＰＵ（２）がアイドルルーチンのような優先度の低
いづ０ジラムを実行中であることを判別し、アンドゲー
ト（１０）に出力を生じるものである。次にりＤツク発
生回路（６）は、前記従来例と同様のりＤツクジェネレ
ータ（１）の出力をそのまま出力する他、このクロック
ジェネレータｔｌ）の出力をカウンタ（川で分周して低
速度のりＤツクを出力するように構成されており、この
クロック発生回路（６）の両出力は切替間ｂｔｄ７）に
人力される。９＋替回路（７）はゲート回路θ匂０３）
、！−インバータ（１４）とにより構成され、前記アン
ドゲート［１（ｌｌに出力を生じているとき、即ちＣＰ
Ｕ （２＋が優先度の低いプログラムを実行中に、Ｃ
ＰＵ（２１にカウンタ（用出力の低速のりＤツクを入力
し、ＣＰＵ（２）を低速で作動させるものであり、それ
以外の場合ｄり０ツクジエネレータｉｔ）の出力をぞの
ま”！ ＣＰ ［１ｔ２）に入力し、ＣＰ Ｕ ｔ２）
は通常の動作速度で動作する。
ここでアイドルルーチンについて説ｑする（＋：、通常
コンピュータシステムのプログラムは、何らかの人力に
対して一連の作業をするように作られているのであるが
、何の入力もない場合例は、アイドルルーチンとして「
何もしない」というｆ。
コンピュータシステムのプログラムは、何らかの人力に
対して一連の作業をするように作られているのであるが
、何の入力もない場合例は、アイドルルーチンとして「
何もしない」というｆ。
クラムを実行しているようになっている。ところがこの
ようなアイドルルーチンの実行中においても、ＣＰＵ（
２１自体はこのアイドルルーチンによるづロクラム動作
を実行しているのであるから、何らかの実際上の処理動
作をしているときと同じ電力を消費している。零発明け
このアイドルルーチンのような優先度の低い′）０ジラ
ムを実行しているとき、通常時と同様の電力消費をさせ
ることは無駄であるだめ、クロックの速度を低減し、Ｃ
ＰＵ（２）の処理動作速度を遅くすることにより、消費
電力を低減したものである。
ようなアイドルルーチンの実行中においても、ＣＰＵ（
２１自体はこのアイドルルーチンによるづロクラム動作
を実行しているのであるから、何らかの実際上の処理動
作をしているときと同じ電力を消費している。零発明け
このアイドルルーチンのような優先度の低い′）０ジラ
ムを実行しているとき、通常時と同様の電力消費をさせ
ることは無駄であるだめ、クロックの速度を低減し、Ｃ
ＰＵ（２）の処理動作速度を遅くすることにより、消費
電力を低減したものである。
（実施例２）
第３図は本発明の実施例２を示し、前述の実施例１のも
のが、ディップスイッチ（８Ａ）（８Ｂ）によシアイド
ルルーチンのような優先度の低い″ｊＯシラ乙のアドレ
ス範囲を予め設定しておき、アドレスバス（４）上のア
ドレスがこのアドレス範囲内に入ったとき、ＣＰＵ（２
＋に入力するりＤツクの速度を低減するようにしていた
のに対し、この実施例２のものにあっては、ＣＰＵ（２
）のづＯクラム動作そのものにより、アイドルルーチン
のような優先度の低いプＯジラム範囲を設定し、このづ
ロジラム範囲のづ０ジラム動作をＣＰ Ｕ ｆ２＋が行
うとき、ＣＰＵ（２１に入力するり０ツクを低減するよ
うにしたものである。しかして第３図に示す実施例２の
回Ｗ、にあっては、データバス（３）及びアドレスバス
（４）に結合されしかもＣＰ Ｕ ｆ２１からＷＴ倍信
号入力するＩ１０ポート（１５）を設け、上述の動作を
実現するようにしたものであり、結局アイドルルーチン
のような優先度の低い処理に入る直前に、ＣＰＵ（２１
自体のづロジラム動作でり０ツク切替信号を出し、この
処理が終る直前にこのり０ツク切替信号をなくすように
動作するものである。
のが、ディップスイッチ（８Ａ）（８Ｂ）によシアイド
ルルーチンのような優先度の低い″ｊＯシラ乙のアドレ
ス範囲を予め設定しておき、アドレスバス（４）上のア
ドレスがこのアドレス範囲内に入ったとき、ＣＰＵ（２
＋に入力するりＤツクの速度を低減するようにしていた
のに対し、この実施例２のものにあっては、ＣＰＵ（２
）のづＯクラム動作そのものにより、アイドルルーチン
のような優先度の低いプＯジラム範囲を設定し、このづ
ロジラム範囲のづ０ジラム動作をＣＰ Ｕ ｆ２＋が行
うとき、ＣＰＵ（２１に入力するり０ツクを低減するよ
うにしたものである。しかして第３図に示す実施例２の
回Ｗ、にあっては、データバス（３）及びアドレスバス
（４）に結合されしかもＣＰ Ｕ ｆ２１からＷＴ倍信
号入力するＩ１０ポート（１５）を設け、上述の動作を
実現するようにしたものであり、結局アイドルルーチン
のような優先度の低い処理に入る直前に、ＣＰＵ（２１
自体のづロジラム動作でり０ツク切替信号を出し、この
処理が終る直前にこのり０ツク切替信号をなくすように
動作するものである。
（実施例３）
第４図は不発り］の実施例３を示し、前述の実施例２の
ものにおいて、ＣＰＵｆ２１に割込みが行なわれたとき
、この割込信号入力時から一定時間だけは、例えそのと
きが低速り０ツクの入力状態時であっても、り０ツクを
高速側に切替えるようにしたものである。しかしてこの
第４図回路において、ＣＰＵ［２＋に割込みが行なわれ
ると、このＣＰＵ（２）から出力される割込応答信号は
１ショット回路（＋匂に入力されてその出力を所定時開
だけ％Ｌ“にする。このため仮にＩ１０ボート（国の゛
出力がｔｔＨ”で切替回路（７）を低速側に切替えてい
る場合にも、アンドゲート０７）の出力は」１記１シ３
ット回路θ６）の出力が−Ｌ“の間だけ１Ｌ”となり、
従ってこの間だけはＣＰ Ｕ ｆ２１に高速のり０ツク
が入力し、割込処理が高速度で行なわれることになるも
のである。
ものにおいて、ＣＰＵｆ２１に割込みが行なわれたとき
、この割込信号入力時から一定時間だけは、例えそのと
きが低速り０ツクの入力状態時であっても、り０ツクを
高速側に切替えるようにしたものである。しかしてこの
第４図回路において、ＣＰＵ［２＋に割込みが行なわれ
ると、このＣＰＵ（２）から出力される割込応答信号は
１ショット回路（＋匂に入力されてその出力を所定時開
だけ％Ｌ“にする。このため仮にＩ１０ボート（国の゛
出力がｔｔＨ”で切替回路（７）を低速側に切替えてい
る場合にも、アンドゲート０７）の出力は」１記１シ３
ット回路θ６）の出力が−Ｌ“の間だけ１Ｌ”となり、
従ってこの間だけはＣＰ Ｕ ｆ２１に高速のり０ツク
が入力し、割込処理が高速度で行なわれることになるも
のである。
（発明の効果）
本発明は上述のように、ＣＰＵ及びその周辺回路をＣＭ
Ｏ５−Ｉ Ｃで構成したマイクロコンピュータシステム
において、優先度の低いプロクラムの実行中にはＣＰＵ
に入力するりＤツクを低速度のり０ツクとしてＣＰＵの
動作処理速度を遅くしたもので、あるから、優先度の低
いづ０ジラムの実行中におけるシステム内回路の回路状
態の変化が少なくなり、低消費電力化を達成できる効果
を有するものである。
Ｏ５−Ｉ Ｃで構成したマイクロコンピュータシステム
において、優先度の低いプロクラムの実行中にはＣＰＵ
に入力するりＤツクを低速度のり０ツクとしてＣＰＵの
動作処理速度を遅くしたもので、あるから、優先度の低
いづ０ジラムの実行中におけるシステム内回路の回路状
態の変化が少なくなり、低消費電力化を達成できる効果
を有するものである。
第１図は従来例のづ０ツク図、第２図は本発明の実施例
１のブロック図、第３図は同上の実施例２のブロック図
、第４図は同上の実施例３のブロック図であり、（２）
はＣＰＵ１＋４１はアドレスバスである。 代理人 弁理士 石 １）長 七
１のブロック図、第３図は同上の実施例２のブロック図
、第４図は同上の実施例３のブロック図であり、（２）
はＣＰＵ１＋４１はアドレスバスである。 代理人 弁理士 石 １）長 七
Claims (1)
- ｆｌ） ＣＰ Ｕ及びその周辺回路部をＣＭＯ８−ＩＣ
で構成したマイクロコンピュータシステムにおいて、Ｃ
ＰＵのアドレスバスを監視してこ１ｃｐｕが実行中のプ
ロクラムの優先度を判別する手段と、高速及び低速のり
Ｄ”９りを発生するクロック発、土手段とを具備し、優
先度の低いつ６グラムの実行中には低速のり０ツクでＣ
ＰＵを作動するようにして成ることを特徴さするマイク
ロコンピュータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59005101A JPS60150137A (ja) | 1984-01-13 | 1984-01-13 | マイクロコンピユ−タシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59005101A JPS60150137A (ja) | 1984-01-13 | 1984-01-13 | マイクロコンピユ−タシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60150137A true JPS60150137A (ja) | 1985-08-07 |
Family
ID=11601977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59005101A Pending JPS60150137A (ja) | 1984-01-13 | 1984-01-13 | マイクロコンピユ−タシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60150137A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023809A (ja) * | 1988-06-21 | 1990-01-09 | Canon Inc | コンピュータ装置 |
| JPH0243609A (ja) * | 1988-08-04 | 1990-02-14 | Nec Corp | クロック制御方式 |
| JPH03291712A (ja) * | 1990-04-09 | 1991-12-20 | Sharp Corp | コンピュータ |
| EP0565319A1 (en) * | 1992-04-02 | 1993-10-13 | Dia Semicon Systems Incorporated | Power saving control system for computer system with feature of selective initiation of power saving control |
| EP0566395A1 (en) * | 1992-04-16 | 1993-10-20 | Dia Semicon Systems Incorporated | Drive control system for microprocessor with conditional power saving |
| JPH0816389A (ja) * | 1994-06-28 | 1996-01-19 | Nec Corp | 演算処理装置 |
| US5585750A (en) * | 1994-06-07 | 1996-12-17 | Hitachi, Ltd. | Logic LSI |
-
1984
- 1984-01-13 JP JP59005101A patent/JPS60150137A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023809A (ja) * | 1988-06-21 | 1990-01-09 | Canon Inc | コンピュータ装置 |
| JPH0243609A (ja) * | 1988-08-04 | 1990-02-14 | Nec Corp | クロック制御方式 |
| JPH03291712A (ja) * | 1990-04-09 | 1991-12-20 | Sharp Corp | コンピュータ |
| EP0565319A1 (en) * | 1992-04-02 | 1993-10-13 | Dia Semicon Systems Incorporated | Power saving control system for computer system with feature of selective initiation of power saving control |
| EP0566395A1 (en) * | 1992-04-16 | 1993-10-20 | Dia Semicon Systems Incorporated | Drive control system for microprocessor with conditional power saving |
| US5585750A (en) * | 1994-06-07 | 1996-12-17 | Hitachi, Ltd. | Logic LSI |
| JPH0816389A (ja) * | 1994-06-28 | 1996-01-19 | Nec Corp | 演算処理装置 |
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