JPS60146350A

JPS60146350A - 通信制御装置

Info

Publication number: JPS60146350A
Application number: JP59001909A
Authority: JP
Inventors: Tsuneo Funabashi; 船橋　恒男; Kazuhiko Iwasaki; 一彦岩崎; Noboru Yamaguchi; 昇山口; Takanori Shimura; 隆則志村; Jiyunichi Tatezaki; 舘崎　順一
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-01-11
Filing date: 1984-01-11
Publication date: 1985-08-02
Also published as: KR920004416B1; KR850005641A; US4674037A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、通信制帆装置に関し、特にホスト・システム
と外部入出力装置とを接続し、かつ内部に互いに独立動
作する回路ブロック相互間の同期化を行う回路を備えた
通信制御装置に関するものである、〔発明の背景〕例えば、ディスク・コントローラ等の通信制御装置内で
は、ホスト側のクロックで動作する部分と、ディスク装
置、つまり入出力装置側のクロックで動作する部分が存
在するため、これらの部分相互間の動作の同期化に対し
て多くの回路が必要となっている。

第１図は、従来の通信制御装置の内部ブロック図である
。

通信制御装置１０１は、ファースト・イン・ファースト
・アウト（以下ＦＩＦＯと記す）形式のレジスタ１０２
と、第１のプロセッサ１０３と、同期回路１０４と、第
２のプロセッサ１０５と、レジスタ群１０６とを内蔵し
ている。そして、線１０７によシホスト・システムと接
続され、線１０８により外部入出力装置と接続されてい
る。

ホスト・システムからマクロ・コマンドが発行されると
、第１のプロセッサ１０３はこのマクロ・コントローラ
してこれより低レベルのコマンドの組合わせに変換し、
それに応じて第２のプロセッサ１０５にコマンドを発行
して起動をかけるこの場合、第１のプロセッサ１０３は
、第２のプロセッサ１０５がコマンドを実行するために
必要な制御パラメータを、あらかじめレジスタ群１０６
に格納した後、第２のプロセッサ１０５に対してコマン
ドを発行する。

第１のプロセッサ１０３のコマンド発行に伴う起動信号
は、同期回路１０４において第２のプロセッサ１０５の
駆動クロックに同期した信号に変換されて第２のプロセ
ッサ１０５＆Ｃ与えられる。

第２のプロセッサ１０５は、レジスタ群１０６の内容を
読み出し、これに対して演算を行って所定の結果を得た
後、ホストシステムと外部入出力装置間のデータ転送を
、ＦＩＦＯ形式のレジスタ１０２を介して行う。

第１図の通信制御装置においては、制御パラメータを格
納するレジスタ群１０６の回路規模が大きくなるととも
に、ＦＩＦＯ形式のレジスタ１０２はホスト・システム
と外部入出力装置の動作の同期化を考慮するために１高
速動作が必要となシ、回路も複雑となっている。特に、
ホスト・システムの動作クロック周波数と、外部入出力
装置の動作クロック周波数との大小関係にかかわりなく
同期化しようとすると、］川川口回路０４はきわめて繁
雑となる。さらに、ホスト・システムとのデータ転送効
率向上を目的として、線１０７上の信号を一時的に記憶
しておくランダム・アクセス・メモリ１０９等を用いた
データ・バッファを接続することが通常であシ、余分な
装置が必要であった。

〔発明の目的〕

本発明の目的は、このような従来の問題を改善し、ＦＩ
ＦＯ形式のレジスタや制御パラメータを記憶するレジス
タ等のハードウェアを不要にし、かつ簡単な同期化回路
により外部入出力装置の任意の動作周波数に適応できる
ような通信制御装置を提供することにある。

〔発明の概要〕

上記目的を達成するため、本発明の通信制御装置は、ホ
スト・マシンと外部入出力装置の間でデータ転送を行い
、かつ内部に非同期で動作する第１と第２のプロセッサ
を備えており、上記第１のプロセッサから第２のプロセ
ッサに対してコマンドの発行および終了の確認を行うこ
とにより、時系列的に用いられ：かり制御パラメータを
転送する際に該制御パラメータを一時記憶するデータ・
バッファと、該データ・バッファへのアクセス競合を抑
止するための同期化回路とを有することに特徴がある。

〔発明の実施例〕

以下、本発明の実施例を、図面により説明する。

第２図は、本発明の一実施例を示す通信制御装置の内部
ブロック図である。

第２図においては、第１図と同じ第１のプロセッサ１０
３と第２のプロセッサ１０５以外に新たに簡単な同期化
回路２０２とデータ・バッファ２０３を設けるのみであ
る。第１のプロセッサ１０３はクロックΦで駆動され、
第２のプロセッサ１０５は外部入出力装置を駆動してい
るクロックＷで駆動される。第１と第２のプロセッサ１
０３゜１０５は非同期で動作しているために、同期化回
路２０２で相互のハンドシェイク制御信号の同期化が行
われる。第１と第２のプロセッサ１０３゜１０５相互間
のデータのみならず、制御に必要なパラメータも、内部
データ・バス２０４とデータ・バッファ２０３を介して
転送される。すなわち、従来、制御パラメータの受渡し
のために必要であったレジスタ群１０６は不要となシ、
第２図に示すように、内蔵データ・バッファ２０３を利
用して制御パラメータの受渡しを行う。また、接続練れ
、内部データ・バス２０４に一元化されている。

第３図は、第２図におけるデータ・バッファと第２のプ
ロセッサの主要部を示す図である。

第３図により、具体的な制御パラメータ等の受渡し手順
を説明する。

データ・バッファ２０３には、アドレス・カウンタ３０
３とランダム・アクセス・メモリ（以下ＲＡＭ）３０４
が設けられ、第２のプロセッサ１０５には、制御１３０
９と、レジスタ３１０゜３１１と、カウンタ３１２と比
較回路３１３とが設けられる。

アドレス・カウンタ３０３は、ＲＡＭ３０４に対してア
ドレスを与えるものであり、ＲＡＭ３０４は概念的に制
御パラメータ格納部とデータ格納部とに分けられる。

クロックΦで動作する第１のプロセッサ１０３は、アド
レス・カウンタ３０３をプリ七ッ卜すべく、マイクロ・
グログラム等を用いて、制御パラメータ格納部を指定す
る所定の先頭アドレスをデータ・バス２０４に出力し、
同時にストローブ信号３０６ｔアドレス・カウンタ３０
３に出力する。

その後、第１のプロセッサ１０３がデータ・バッファ・
アクセス信号３０５とともに、制御パラメータ値をデー
タ・バス２０４に出力することによシ、制御パラメータ
は几ＡＭ３０４の制御パラメータ格納部に書込まれる。

また、制御パラメータが複数語存在する場合には、第１
のプロセッサ１０３は上記書込み動作を連続して行う。

データ・バッファ・アクセス信号３０５は、ＯＲゲート
を経てデータ・バッファ駆動信号３０８となる。

この駆動信号３０８は、ＲＡＭ３０４に入力され、几Ａ
Ｍ３０４内の読出し回路、書込み回路を駆動して、几Ａ
Ｍ３０４外部からのデータの読書き動作を可能圧する。

さらに、データ・バッファ駆動信号３０８は、アドレス
・カウンタ３０３のクロック入力となることによシ、カ
ウンタ３０３の値はデータ・バッファ・アクセスが１回
あるごとに＋１される。なお、大きい番地から順に小さ
い番地に向けて、几ＡＭ３０４に対し読書きを行うよう
に、データ・バッファ２０３を構成する場合には、ダウ
ン・カウンタをアドレス・カウンタ３０３に用いればよ
い。

第１のプロセッサ１０３は、次にアドレス・カウンタ３
０３に対して制御パラメータ格納部を示す先頭アドレス
を再度セットする。これＫよシ、第１のプロセッサ１０
３が書込んだ制御パラメータの順序と同一順序で、第２
のプロセッサ１０５はすべての制御パラメータを読出す
ことができる。

このようにして、第１のプロセッサ１０３は、制御パラ
メータ格納部の連続した番地に所定の順序で制御パラメ
ータを書込むことができる。その後、第１のプロセッサ
１０３は第２のプロセッサ１０５に対しコマンドを発行
して起動をかける。

なお、ＲＡＭ３０４では、本来、データの読出しと書込
みを区別する信号が必要であるが、図示および説明全省
略した。

クロックＶで動作する第２のプロセッサ１０５では、制
御部３０９が、例えばマイクロプロゲラ＾制御の形式を
とシ、データ・バス２０４を介して第１のプロセッサ１
０３からコマンドを受取ると、内部のコマンド・レジス
タ３１６にこれを記憶する。なお、このコマンド・レジ
スタ３１６の記憶動作は、クロックΦにエリ行われる。

第１のプロセッサ１０３からのコマンド発行に伴って発
生する信号３０１は、同期化回路２０２においてクロッ
クＶに同期した信号となり、コマンド実行許可信号５０
３をセットする。第２のプロセッサ１０５は、信号５０
３がセットされると、コマンド・レジスタ３１６の内容
に応じてデータ転送制御を開始する。すなわち、制御部
３０９は、外部入出力装置との制御信号１０８ａを用い
て、外部入出力装置とのデータ転送をデータ線１０８ｂ
上で行う。データ転送を制御するためには、制御部３０
９は、データ転送語数によりｑ定される時間を計測した
り、データ・ブロックに先立って外部入出力装置から与
えられるデータ・ブロックの属性を示す語をチェックす
る必要がある。時間計測のためには、制御部３０９はデ
ータ・バッファ・アクセス信号３０７ｆ、送出し、前送
の方法によりあらかじめ第１のプロセッサ１０３が書込
んでおいた制御パラメータ（この場合は計測期間）を、
データ・バッファ２０３から読出す。このパラメータは
、制御部３０９によりカウンタ３１２にプリセットされ
る（プリセット信号は、図示省略）。

このカウンタ３１２がオーバフローないし、アップフロ
ーした場合には、キャリー信号３１４が発生するので、
制御部３０９はこれを確認してからデータ転送制御を行
う。また、属性チェックのためには、制御部３０９は、
前と同じ方法によりデータ・バッファ２０３から属性に
関するパラメータを読出して、これをレジスタ３１１に
セットする（セット信号は図示省略）。一方、外部入出
力装置から読出された属性は、制御部３０９によりレジ
スタ３１０にセットされる。レジスタ３１０および３１
１の内容は、比較回路３１３に入力される。両翼性の一
致検出信号３１５が制御部３０９に与えられると、制御
部３０９にこれを確証［７てデータ転送制御を開始する
。

制御部３０９は、通信制御に必要な時間計測や属性チェ
ックを終了した後、第１のプロセッサ１０３が行ったア
ドレス・カウンタ３０３へのプリセットと同じような信
号と手順を用いて、アドレス・カウンタ３０３にデータ
格納部分の先頭アドレスをセットする。その後、外部入
出力装置とデータ・バッファ２０３間でデータ転送を行
う。

なお、このとき、制御パラメータ格納部における最終の
制御パラメータが格納される番地と、データ格納部にお
ける先頭データが格納される番地とが隣接するように制
御パラメータ格納先頭番地を選択しておけば、第２のプ
ロセッサ１０５によるアドレス・カウンタ３０３の書換
えは不要になシ、外部入出力装置に対する通信制御装置
の応答は速くなる。

いま、アドレス・カウンタ３０３をアップ・カウンタと
仮定する。通常、外部入出力装置のデータ・ブロックの
大きさは２１１　語であることが多い。

例えば、ブロック長が２５６語の場合、データ格納部の
番地を０から２５５番地までとすると、都合がよい。一
方、制御パラメータが８語であるとすれば、几ＡＭ３０
４の容量は総数で２６４語必要である。このとき、ＲＡ
Ｍ３０４のアドレスを９ビツトの符号付きコードとする
と、制御パラメータ格納部は一８番地から−１番地まで
にアドレス付けすると、制御パラメータ格納部とデータ
格納部とが隣接する。すなわち、制御パラメータを一８
番地から順に番地が大きくなる方向に格納し、データを
０番地から順に番地が大きくなる方向に格納するのであ
る。

次に、ホスト・システムと外部入出力装置との間のデー
タ転送にりいて説明する。

例えば、ホスト・システムが外部入出力装置からデータ
を読出す場合、通信制御装置内で第２のプロセッサ１０
５は、前述のデータ転送に必要な制御手順を行った後、
外部入出力装置からのデータをデータ・バッファ２０３
に格納する。２５６語のデータを格納し終わると、第２
のプロセッサ１０５は、同期回路２０２に対してコマン
ド実行終了信号５０４′ｆｔ発行し、コマンド実行許可
信号５０３１にリセットする。このコマンド実行許可信
号５，０３は、同期化回路２０２でクロックΦに同期化
されて、第２のプロセッサ１ｏ５がコマンド実行中であ
ることを示すビジー信号３０２となる。

第１のプロセッサ１０３は、ビジー信号３０２を読み取
った後、データ・バッファ２０３のデータをホスト・シ
ステムに転送する。第１のプロセッサ１０３は、ビジー
信号３０２を読み取ることによシ、第２のプロセッサ１
０５がコマンド実行中であるか否かを判定することがで
きる。第２のプロセッサ１０５が、コマンド実行中であ
る場合には、第２のプロセッサ１０５は外部入出力装置
の動作に対してリアルタイムで制御を行っておシ、他の
回路は第２のプロセッサ１０５のデータ・バッファ・ア
クセスを妨げてはならない。したがって、第２のプロセ
ッサ１０５がコマンド実行中ハ、第１のプロセッサ１０
３はデータ・バッファ・アクセスを行わず、第２のプロ
セッサ１０５が静止しているときのみ、データ・バッフ
ァ２０３をアクセスする。

ホスト・システムが外部入出力装置へデータを書込む場
合は、第１のプロセッサ１０３はホスト・システムから
データを受取ってデータ・バッファ２０３のデータ格納
部に格納する。その後、第１のプロセッサ１０３は、制
御パラメータをデータ・バッファ２０３内の制御パラメ
ータ格納部に書き込んで、第２のプロセッサ１０５に対
しコマンドを発行する。第２のプロセッサ１０５は、前
述の制御手順を行った後、データ・バッファ２０３上の
データを外部入出力装置に出力する。なお、ホスト・シ
ステムと第１のプロセッサ１０３との間のデータ転送方
法には、周知の方法が用いられる。

このように、第３図に示す通信制御手順では、第１のプ
ロセッサ１０３が第２のプロセッサ１０５に対してコマ
ンドを発行し、終了を確認することによって、データ・
バッファ２０３を時系列的に用いていること、および、
制御パラメータもデータ・バッファ２０３を経由して通
信されていることが特徴である。また、データ・バッフ
ァ２０３の時系列使用において、第１のプロセッサ１０
３と第２のプロセッサ１０５間のデータ転送に伴うデー
タ・バッファ・アクセスの競合を防ぎ、同期動作を不要
にしている。

第４図代、本発明をディスク・コントローラに適用した
場合のデータ・バッファの内容を示す図である。

ディスク・データの記録フォーマットは、第４図（ａ）
に示すように１データ領域を分離するＧＡＰ部、データ
領域の先頭を示す５ＹＮＣという特定パターンが書込ま
れる領域、さらにデータが格納されている領域（ＤＡＴ
Ａ）がこれに続く。

−例として、ディスク駆動装置から通信制御装置がデー
タを読取る際の手順を述べる。すでに、起動された第２
のプロセッサ１０５０制御部３０９は、第４図（Ｃ）に
示すデータ・バッファ２０３の一３余地からギャップ部
の長さＧＡＰＬを読み取り、カウンタ３１２にこれをセ
ットする。カウンタ３１２は、第４図（ｂ）に示すよう
な値でカウント・アップする。

ディスク上のＧＡＰ部のデータパターンは乱れているの
で、第２のプロセッサ１０５の制御部３０９はＧＡＰＬ
に相当する時間だけ、ディスクからの読出しは行わない
。この時間計測のために、ＧＡＰＬで指定された数だけ
カウンタ３１２がクロックＦを計時する。次に、第２の
プロセッサ１０５の制御部３０９は、データ・バッファ
２０３の一２番地に存在するバイト同期用パタン８ＹＮ
Ｃｋ読出して、レジスタ３１１にセットした後、−１番
地のデータ部の長さＤＡＴＬをカウンタ３１２にセット
する。第２のプロセッサ１０５の制御部３０９は、比較
器３１３ｆｔ用いてディスクからのデータが５ＹＮＣと
一致する時点を検出してバイト同期動作を行なう。この
時点から、ディスク・データをデータ・バッファ２０３
にθ番地から格納する。データの転送語数は、ＤＡＴＬ
がプリセットされたカウンタ３１２でチェックされ、カ
ウンタ３１２からキャリーが発生するまで制御部３０９
はデータを転送する。このようＩコ、従来は、ＧＡＰＬ
、５ＹＮＣ，ＤＡＴＬをそれぞれ記１意するレジスタが
必要であるのに対して、本実施例では、第４図（Ｃ）に
示すように、データ・バッファ２０３にこれらを記憶す
るので、レジスタは不要である。

第５図は、本発明の実施例を示す同期化回路の構成図で
あり、第６図は第５図の動作タイミング・チャートであ
る。

第３図で述べたように、第１のプロセッサ１０３と第２
のプロセ゛レサ１０５の間のデータや制御パラメータは
、データ・バッファ２０３経由とすることで、転送に伴
う同期化は不要になった。しかし、第１のプロセッサ１
０３と第２のプロセッサ１０５間のハンドシェイク制御
信号には同期化が必要である。同期化を考えない場合、
第２のプロセッサ１０５は、第１のプロセッサ１０３よ
シの起動信号３０１が発生してから、コマンド実行終了
信号５０４を発生するまでの期間、コマンドを実行すれ
ばよい。この期間は、第５図（ａ）のフリップ・７０ツ
ブ５０１の出力（以下信号５０１とする）で示される。

なお、第５図（ａ）のクリップ・フロップの具体的論理
回路を、第５図（ｂ）に示す。

ところが、コマンド発行信号３０１はクロックΦに同期
しており、コマンド実行終了信号５０４はクロックＷＶ
Ｃ同期しているため、信号５０１の出力は、このままで
はハンドシエイク信号には使用できない。

本実施例においては、信号５０１の出力をフリップ・フ
ロップ３段からなる同期化回路５０２ａを用いてグ同期
信号とし、さらに同期化回路５０２Ｈの出力を同期化回
路５０２ｂ’ｔ−用いてΦ同期信号としている。

第５図（ａ）に示すよらＫ、同期化回路５０２ａと５０
２ｂは、ともにクリップ・フロップ３段から構成され、
同一の回路構成をとっている。クロック信号グ１とＦ２
は、互いに重ならない２相りロック信号であり、これら
をクロッフグと呼ぶ。クロックΦについても全く同じで
ある。

同期化回路５０２ａの出力（信号５０２ａとする］は、
信号５０１よシ遅れて発生し、同期化回路５０２ｂの出
力（信号５０２ｂとする）は、信号５０２ａより必ず遅
れて発生する。したがって、信号５０１と信号５（１２
ｂＩ７）０几ゲ一ト出力信号３０２、ｔ、第２のプロセ
ッサ１０５がコマンド実行中であることを示すビジー信
号として第１のプロセッサ１０３に与える。このとき、
信号３０２はΦ同期であシ、第１のプロセッサ１０３は
必ずこれを読み取ることができる。一方、信号５０１と
信号５０２のＡＮＤゲート出力信号５０３は、グ同期信
号であるが、これをコマンド実行許可信号として第２の
プロセッサ１０５に与える。第２のプロセッサ１０５は
、信号５０３が有効なときのみ、コマンド・レジスタ３
１６の内容に応じて動作するように構成される。

（Ｑ号５０３０発生期間は、第６図に示すように、信号
３０２の発生期間の中に含まれる。すなわち、信号５０
３が発生しているときは信号３０２も必ず発生している
ため、第２のプロセッサ１０５がコマンド実行中である
にもかかわらず、第１のプロセンセ１０３ｉ１第２のプ
ロセッサ１０５がコマンド実行を終了したと判断するこ
とは決してない。

しかも、第６図より明らかなように、クロックΦとＷの
周波数の大小関係がいかに変化しても、信号５０３の発
生期間は信号３０２の発生期間内に存在する。このため
、本発明の通信制御装置は、外部入出力装置の任意の動
作速度に対して適用可能である。

〔発明の効果〕

以上説明したように、本発明によれば、通信制脚装置内
の互いに非同期で動作するプロセッサ間のデータおよび
制御パラメータを、内蔵のデータ・バッファを経由して
転送するので、制御パラメータ格納用レジスタが不要と
なり、また非同期動作ブロック間のハンドシェイク制御
信号を二重に同期化するので、通信制御装置に接続され
る外部入出力装置の任意の動作速度に対して適用するこ
とができる。

【図面の簡単な説明】

第１図は従来の通信制御装置のブロック図、第２図は本
発明の実施例を示す通信制御装置のブロック図、第３図
は第２図のデータ・バッファと第２のプロセッサの接続
を示す図、第４図は本発明をディスク・コントローラに
適用した場合のデータ・バッファの内容を示す図、第５
図は本発明の実施例を示す同期化回路の構成図、縞６図
は第５図の動作タイムチャートである。１０３．１０５・・・第１．第２のプロセッサ、２０２
・・・同期化回路、２０３・・・データ・バッファ、３
０３・・・アドレス・カウンタ、３０４・・・几ＡＭ、
３１０゜３１１・・・データ・レジスタ、３１２・・・
カウンタ、３１３・・・比較回路、３０９・・・制御部
。菫　１　図茅　２　図預４　図（久〕晴間（Ｃ）

Claims

【特許請求の範囲】１、　ホスト・マシンと外部入出力装置の間でデータ転
送を行い、かつ内部に非同期で動作する第１と第２のプ
ロセッサを備えた通信制御装置において、上記第１のプ
ロセッサから勿２のプロセッサに対してコマンドの発行
および終了の確認を行うことにより、時系列的に用いら
れ、かつ制御パラメータを転送する際に該制御パラメー
タを一時記憶するデータ・バッファと、該データ・バッ
ファへのアクセス競合を抑止するための同期化回路とを
有することｔ−％徴とする通信制御装置。区　前記データ・バッファは、第１または第２のプロセ
ッサからアクセスされるごとにカウントされるとともに
、制御情報格納領域内の最後のコマンド・パラメータ格
納番地と、データ格納領域内の最初のデータ格納番地と
が隣接したアト°レスを右することを特徴とする特許請
求の範囲第１項記載の通信制御装置。３、前記同期化回路は、セット入力に第１のプロセッサ
からのコマンド発行に伴って発生する起動信号が与えら
れ、リセット入力に第２のプロセッサからのコマンド実
行終了に伴って発生する終了信号が与えられたセット・
リセット形フリップ・フロップと、該クリップ・フロッ
プの出力を第２のプロセッサを駆動しているクロックを
用いて同期化する第１の同期回路と、該第１の同期回路
の出力を第１のプロセッサを駆動しているクロックを用
いて同期化する第２の同期回路と、上記フリップ・フロ
ップの出力と第１の同期回路の出力の論理積信号を発生
するＡＮＤ回路と、上記７９ツブ・フロップの出力と第
２の同期回路の出力の論理和信号を発生するＯＲ回路を
有することを特徴とする特許請求の範囲第１項記載の通
信制御装置。