JPS60146350A - 通信制御装置 - Google Patents
通信制御装置Info
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- JPS60146350A JPS60146350A JP59001909A JP190984A JPS60146350A JP S60146350 A JPS60146350 A JP S60146350A JP 59001909 A JP59001909 A JP 59001909A JP 190984 A JP190984 A JP 190984A JP S60146350 A JPS60146350 A JP S60146350A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Communication Control (AREA)
- Information Transfer Systems (AREA)
- Multi Processors (AREA)
- Computer And Data Communications (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、通信制帆装置に関し、特にホスト・システム
と外部入出力装置とを接続し、かつ内部に互いに独立動
作する回路ブロック相互間の同期化を行う回路を備えた
通信制御装置に関するものである、 〔発明の背景〕 例えば、ディスク・コントローラ等の通信制御装置内で
は、ホスト側のクロックで動作する部分と、ディスク装
置、つまり入出力装置側のクロックで動作する部分が存
在するため、これらの部分相互間の動作の同期化に対し
て多くの回路が必要となっている。
と外部入出力装置とを接続し、かつ内部に互いに独立動
作する回路ブロック相互間の同期化を行う回路を備えた
通信制御装置に関するものである、 〔発明の背景〕 例えば、ディスク・コントローラ等の通信制御装置内で
は、ホスト側のクロックで動作する部分と、ディスク装
置、つまり入出力装置側のクロックで動作する部分が存
在するため、これらの部分相互間の動作の同期化に対し
て多くの回路が必要となっている。
第1図は、従来の通信制御装置の内部ブロック図である
。
。
通信制御装置101は、ファースト・イン・ファースト
・アウト(以下FIFOと記す)形式のレジスタ102
と、第1のプロセッサ103と、同期回路104と、第
2のプロセッサ105と、レジスタ群106とを内蔵し
ている。そして、線107によシホスト・システムと接
続され、線108により外部入出力装置と接続されてい
る。
・アウト(以下FIFOと記す)形式のレジスタ102
と、第1のプロセッサ103と、同期回路104と、第
2のプロセッサ105と、レジスタ群106とを内蔵し
ている。そして、線107によシホスト・システムと接
続され、線108により外部入出力装置と接続されてい
る。
ホスト・システムからマクロ・コマンドが発行されると
、第1のプロセッサ103はこのマクロ・コントローラ
してこれより低レベルのコマンドの組合わせに変換し、
それに応じて第2のプロセッサ105にコマンドを発行
して起動をかけるこの場合、第1のプロセッサ103は
、第2のプロセッサ105がコマンドを実行するために
必要な制御パラメータを、あらかじめレジスタ群106
に格納した後、第2のプロセッサ105に対してコマン
ドを発行する。
、第1のプロセッサ103はこのマクロ・コントローラ
してこれより低レベルのコマンドの組合わせに変換し、
それに応じて第2のプロセッサ105にコマンドを発行
して起動をかけるこの場合、第1のプロセッサ103は
、第2のプロセッサ105がコマンドを実行するために
必要な制御パラメータを、あらかじめレジスタ群106
に格納した後、第2のプロセッサ105に対してコマン
ドを発行する。
第1のプロセッサ103のコマンド発行に伴う起動信号
は、同期回路104において第2のプロセッサ105の
駆動クロックに同期した信号に変換されて第2のプロセ
ッサ105&C与えられる。
は、同期回路104において第2のプロセッサ105の
駆動クロックに同期した信号に変換されて第2のプロセ
ッサ105&C与えられる。
第2のプロセッサ105は、レジスタ群106の内容を
読み出し、これに対して演算を行って所定の結果を得た
後、ホストシステムと外部入出力装置間のデータ転送を
、FIFO形式のレジスタ102を介して行う。
読み出し、これに対して演算を行って所定の結果を得た
後、ホストシステムと外部入出力装置間のデータ転送を
、FIFO形式のレジスタ102を介して行う。
第1図の通信制御装置においては、制御パラメータを格
納するレジスタ群106の回路規模が大きくなるととも
に、FIFO形式のレジスタ102はホスト・システム
と外部入出力装置の動作の同期化を考慮するために1高
速動作が必要となシ、回路も複雑となっている。特に、
ホスト・システムの動作クロック周波数と、外部入出力
装置の動作クロック周波数との大小関係にかかわりなく
同期化しようとすると、]川川口回路04はきわめて繁
雑となる。さらに、ホスト・システムとのデータ転送効
率向上を目的として、線107上の信号を一時的に記憶
しておくランダム・アクセス・メモリ109等を用いた
データ・バッファを接続することが通常であシ、余分な
装置が必要であった。
納するレジスタ群106の回路規模が大きくなるととも
に、FIFO形式のレジスタ102はホスト・システム
と外部入出力装置の動作の同期化を考慮するために1高
速動作が必要となシ、回路も複雑となっている。特に、
ホスト・システムの動作クロック周波数と、外部入出力
装置の動作クロック周波数との大小関係にかかわりなく
同期化しようとすると、]川川口回路04はきわめて繁
雑となる。さらに、ホスト・システムとのデータ転送効
率向上を目的として、線107上の信号を一時的に記憶
しておくランダム・アクセス・メモリ109等を用いた
データ・バッファを接続することが通常であシ、余分な
装置が必要であった。
本発明の目的は、このような従来の問題を改善し、FI
FO形式のレジスタや制御パラメータを記憶するレジス
タ等のハードウェアを不要にし、かつ簡単な同期化回路
により外部入出力装置の任意の動作周波数に適応できる
ような通信制御装置を提供することにある。
FO形式のレジスタや制御パラメータを記憶するレジス
タ等のハードウェアを不要にし、かつ簡単な同期化回路
により外部入出力装置の任意の動作周波数に適応できる
ような通信制御装置を提供することにある。
上記目的を達成するため、本発明の通信制御装置は、ホ
スト・マシンと外部入出力装置の間でデータ転送を行い
、かつ内部に非同期で動作する第1と第2のプロセッサ
を備えており、上記第1のプロセッサから第2のプロセ
ッサに対してコマンドの発行および終了の確認を行うこ
とにより、時系列的に用いられ:かり制御パラメータを
転送する際に該制御パラメータを一時記憶するデータ・
バッファと、該データ・バッファへのアクセス競合を抑
止するための同期化回路とを有することに特徴がある。
スト・マシンと外部入出力装置の間でデータ転送を行い
、かつ内部に非同期で動作する第1と第2のプロセッサ
を備えており、上記第1のプロセッサから第2のプロセ
ッサに対してコマンドの発行および終了の確認を行うこ
とにより、時系列的に用いられ:かり制御パラメータを
転送する際に該制御パラメータを一時記憶するデータ・
バッファと、該データ・バッファへのアクセス競合を抑
止するための同期化回路とを有することに特徴がある。
以下、本発明の実施例を、図面により説明する。
第2図は、本発明の一実施例を示す通信制御装置の内部
ブロック図である。
ブロック図である。
第2図においては、第1図と同じ第1のプロセッサ10
3と第2のプロセッサ105以外に新たに簡単な同期化
回路202とデータ・バッファ203を設けるのみであ
る。第1のプロセッサ103はクロックΦで駆動され、
第2のプロセッサ105は外部入出力装置を駆動してい
るクロックWで駆動される。第1と第2のプロセッサ1
03゜105は非同期で動作しているために、同期化回
路202で相互のハンドシェイク制御信号の同期化が行
われる。第1と第2のプロセッサ103゜105相互間
のデータのみならず、制御に必要なパラメータも、内部
データ・バス204とデータ・バッファ203を介して
転送される。すなわち、従来、制御パラメータの受渡し
のために必要であったレジスタ群106は不要となシ、
第2図に示すように、内蔵データ・バッファ203を利
用して制御パラメータの受渡しを行う。また、接続練れ
、内部データ・バス204に一元化されている。
3と第2のプロセッサ105以外に新たに簡単な同期化
回路202とデータ・バッファ203を設けるのみであ
る。第1のプロセッサ103はクロックΦで駆動され、
第2のプロセッサ105は外部入出力装置を駆動してい
るクロックWで駆動される。第1と第2のプロセッサ1
03゜105は非同期で動作しているために、同期化回
路202で相互のハンドシェイク制御信号の同期化が行
われる。第1と第2のプロセッサ103゜105相互間
のデータのみならず、制御に必要なパラメータも、内部
データ・バス204とデータ・バッファ203を介して
転送される。すなわち、従来、制御パラメータの受渡し
のために必要であったレジスタ群106は不要となシ、
第2図に示すように、内蔵データ・バッファ203を利
用して制御パラメータの受渡しを行う。また、接続練れ
、内部データ・バス204に一元化されている。
第3図は、第2図におけるデータ・バッファと第2のプ
ロセッサの主要部を示す図である。
ロセッサの主要部を示す図である。
第3図により、具体的な制御パラメータ等の受渡し手順
を説明する。
を説明する。
データ・バッファ203には、アドレス・カウンタ30
3とランダム・アクセス・メモリ(以下RAM)304
が設けられ、第2のプロセッサ105には、制御130
9と、レジスタ310゜311と、カウンタ312と比
較回路313とが設けられる。
3とランダム・アクセス・メモリ(以下RAM)304
が設けられ、第2のプロセッサ105には、制御130
9と、レジスタ310゜311と、カウンタ312と比
較回路313とが設けられる。
アドレス・カウンタ303は、RAM304に対してア
ドレスを与えるものであり、RAM304は概念的に制
御パラメータ格納部とデータ格納部とに分けられる。
ドレスを与えるものであり、RAM304は概念的に制
御パラメータ格納部とデータ格納部とに分けられる。
クロックΦで動作する第1のプロセッサ103は、アド
レス・カウンタ303をプリ七ッ卜すべく、マイクロ・
グログラム等を用いて、制御パラメータ格納部を指定す
る所定の先頭アドレスをデータ・バス204に出力し、
同時にストローブ信号306tアドレス・カウンタ30
3に出力する。
レス・カウンタ303をプリ七ッ卜すべく、マイクロ・
グログラム等を用いて、制御パラメータ格納部を指定す
る所定の先頭アドレスをデータ・バス204に出力し、
同時にストローブ信号306tアドレス・カウンタ30
3に出力する。
その後、第1のプロセッサ103がデータ・バッファ・
アクセス信号305とともに、制御パラメータ値をデー
タ・バス204に出力することによシ、制御パラメータ
は几AM304の制御パラメータ格納部に書込まれる。
アクセス信号305とともに、制御パラメータ値をデー
タ・バス204に出力することによシ、制御パラメータ
は几AM304の制御パラメータ格納部に書込まれる。
また、制御パラメータが複数語存在する場合には、第1
のプロセッサ103は上記書込み動作を連続して行う。
のプロセッサ103は上記書込み動作を連続して行う。
データ・バッファ・アクセス信号305は、ORゲート
を経てデータ・バッファ駆動信号308となる。
を経てデータ・バッファ駆動信号308となる。
この駆動信号308は、RAM304に入力され、几A
M304内の読出し回路、書込み回路を駆動して、几A
M304外部からのデータの読書き動作を可能圧する。
M304内の読出し回路、書込み回路を駆動して、几A
M304外部からのデータの読書き動作を可能圧する。
さらに、データ・バッファ駆動信号308は、アドレス
・カウンタ303のクロック入力となることによシ、カ
ウンタ303の値はデータ・バッファ・アクセスが1回
あるごとに+1される。なお、大きい番地から順に小さ
い番地に向けて、几AM304に対し読書きを行うよう
に、データ・バッファ203を構成する場合には、ダウ
ン・カウンタをアドレス・カウンタ303に用いればよ
い。
・カウンタ303のクロック入力となることによシ、カ
ウンタ303の値はデータ・バッファ・アクセスが1回
あるごとに+1される。なお、大きい番地から順に小さ
い番地に向けて、几AM304に対し読書きを行うよう
に、データ・バッファ203を構成する場合には、ダウ
ン・カウンタをアドレス・カウンタ303に用いればよ
い。
第1のプロセッサ103は、次にアドレス・カウンタ3
03に対して制御パラメータ格納部を示す先頭アドレス
を再度セットする。これKよシ、第1のプロセッサ10
3が書込んだ制御パラメータの順序と同一順序で、第2
のプロセッサ105はすべての制御パラメータを読出す
ことができる。
03に対して制御パラメータ格納部を示す先頭アドレス
を再度セットする。これKよシ、第1のプロセッサ10
3が書込んだ制御パラメータの順序と同一順序で、第2
のプロセッサ105はすべての制御パラメータを読出す
ことができる。
このようにして、第1のプロセッサ103は、制御パラ
メータ格納部の連続した番地に所定の順序で制御パラメ
ータを書込むことができる。その後、第1のプロセッサ
103は第2のプロセッサ105に対しコマンドを発行
して起動をかける。
メータ格納部の連続した番地に所定の順序で制御パラメ
ータを書込むことができる。その後、第1のプロセッサ
103は第2のプロセッサ105に対しコマンドを発行
して起動をかける。
なお、RAM304では、本来、データの読出しと書込
みを区別する信号が必要であるが、図示および説明全省
略した。
みを区別する信号が必要であるが、図示および説明全省
略した。
クロックVで動作する第2のプロセッサ105では、制
御部309が、例えばマイクロプロゲラ^制御の形式を
とシ、データ・バス204を介して第1のプロセッサ1
03からコマンドを受取ると、内部のコマンド・レジス
タ316にこれを記憶する。なお、このコマンド・レジ
スタ316の記憶動作は、クロックΦにエリ行われる。
御部309が、例えばマイクロプロゲラ^制御の形式を
とシ、データ・バス204を介して第1のプロセッサ1
03からコマンドを受取ると、内部のコマンド・レジス
タ316にこれを記憶する。なお、このコマンド・レジ
スタ316の記憶動作は、クロックΦにエリ行われる。
第1のプロセッサ103からのコマンド発行に伴って発
生する信号301は、同期化回路202においてクロッ
クVに同期した信号となり、コマンド実行許可信号50
3をセットする。第2のプロセッサ105は、信号50
3がセットされると、コマンド・レジスタ316の内容
に応じてデータ転送制御を開始する。すなわち、制御部
309は、外部入出力装置との制御信号108aを用い
て、外部入出力装置とのデータ転送をデータ線108b
上で行う。データ転送を制御するためには、制御部30
9は、データ転送語数によりq定される時間を計測した
り、データ・ブロックに先立って外部入出力装置から与
えられるデータ・ブロックの属性を示す語をチェックす
る必要がある。時間計測のためには、制御部309はデ
ータ・バッファ・アクセス信号307f、送出し、前送
の方法によりあらかじめ第1のプロセッサ103が書込
んでおいた制御パラメータ(この場合は計測期間)を、
データ・バッファ203から読出す。このパラメータは
、制御部309によりカウンタ312にプリセットされ
る(プリセット信号は、図示省略)。
生する信号301は、同期化回路202においてクロッ
クVに同期した信号となり、コマンド実行許可信号50
3をセットする。第2のプロセッサ105は、信号50
3がセットされると、コマンド・レジスタ316の内容
に応じてデータ転送制御を開始する。すなわち、制御部
309は、外部入出力装置との制御信号108aを用い
て、外部入出力装置とのデータ転送をデータ線108b
上で行う。データ転送を制御するためには、制御部30
9は、データ転送語数によりq定される時間を計測した
り、データ・ブロックに先立って外部入出力装置から与
えられるデータ・ブロックの属性を示す語をチェックす
る必要がある。時間計測のためには、制御部309はデ
ータ・バッファ・アクセス信号307f、送出し、前送
の方法によりあらかじめ第1のプロセッサ103が書込
んでおいた制御パラメータ(この場合は計測期間)を、
データ・バッファ203から読出す。このパラメータは
、制御部309によりカウンタ312にプリセットされ
る(プリセット信号は、図示省略)。
このカウンタ312がオーバフローないし、アップフロ
ーした場合には、キャリー信号314が発生するので、
制御部309はこれを確認してからデータ転送制御を行
う。また、属性チェックのためには、制御部309は、
前と同じ方法によりデータ・バッファ203から属性に
関するパラメータを読出して、これをレジスタ311に
セットする(セット信号は図示省略)。一方、外部入出
力装置から読出された属性は、制御部309によりレジ
スタ310にセットされる。レジスタ310および31
1の内容は、比較回路313に入力される。両翼性の一
致検出信号315が制御部309に与えられると、制御
部309にこれを確証[7てデータ転送制御を開始する
。
ーした場合には、キャリー信号314が発生するので、
制御部309はこれを確認してからデータ転送制御を行
う。また、属性チェックのためには、制御部309は、
前と同じ方法によりデータ・バッファ203から属性に
関するパラメータを読出して、これをレジスタ311に
セットする(セット信号は図示省略)。一方、外部入出
力装置から読出された属性は、制御部309によりレジ
スタ310にセットされる。レジスタ310および31
1の内容は、比較回路313に入力される。両翼性の一
致検出信号315が制御部309に与えられると、制御
部309にこれを確証[7てデータ転送制御を開始する
。
制御部309は、通信制御に必要な時間計測や属性チェ
ックを終了した後、第1のプロセッサ103が行ったア
ドレス・カウンタ303へのプリセットと同じような信
号と手順を用いて、アドレス・カウンタ303にデータ
格納部分の先頭アドレスをセットする。その後、外部入
出力装置とデータ・バッファ203間でデータ転送を行
う。
ックを終了した後、第1のプロセッサ103が行ったア
ドレス・カウンタ303へのプリセットと同じような信
号と手順を用いて、アドレス・カウンタ303にデータ
格納部分の先頭アドレスをセットする。その後、外部入
出力装置とデータ・バッファ203間でデータ転送を行
う。
なお、このとき、制御パラメータ格納部における最終の
制御パラメータが格納される番地と、データ格納部にお
ける先頭データが格納される番地とが隣接するように制
御パラメータ格納先頭番地を選択しておけば、第2のプ
ロセッサ105によるアドレス・カウンタ303の書換
えは不要になシ、外部入出力装置に対する通信制御装置
の応答は速くなる。
制御パラメータが格納される番地と、データ格納部にお
ける先頭データが格納される番地とが隣接するように制
御パラメータ格納先頭番地を選択しておけば、第2のプ
ロセッサ105によるアドレス・カウンタ303の書換
えは不要になシ、外部入出力装置に対する通信制御装置
の応答は速くなる。
いま、アドレス・カウンタ303をアップ・カウンタと
仮定する。通常、外部入出力装置のデータ・ブロックの
大きさは211 語であることが多い。
仮定する。通常、外部入出力装置のデータ・ブロックの
大きさは211 語であることが多い。
例えば、ブロック長が256語の場合、データ格納部の
番地を0から255番地までとすると、都合がよい。一
方、制御パラメータが8語であるとすれば、几AM30
4の容量は総数で264語必要である。このとき、RA
M304のアドレスを9ビツトの符号付きコードとする
と、制御パラメータ格納部は一8番地から−1番地まで
にアドレス付けすると、制御パラメータ格納部とデータ
格納部とが隣接する。すなわち、制御パラメータを一8
番地から順に番地が大きくなる方向に格納し、データを
0番地から順に番地が大きくなる方向に格納するのであ
る。
番地を0から255番地までとすると、都合がよい。一
方、制御パラメータが8語であるとすれば、几AM30
4の容量は総数で264語必要である。このとき、RA
M304のアドレスを9ビツトの符号付きコードとする
と、制御パラメータ格納部は一8番地から−1番地まで
にアドレス付けすると、制御パラメータ格納部とデータ
格納部とが隣接する。すなわち、制御パラメータを一8
番地から順に番地が大きくなる方向に格納し、データを
0番地から順に番地が大きくなる方向に格納するのであ
る。
次に、ホスト・システムと外部入出力装置との間のデー
タ転送にりいて説明する。
タ転送にりいて説明する。
例えば、ホスト・システムが外部入出力装置からデータ
を読出す場合、通信制御装置内で第2のプロセッサ10
5は、前述のデータ転送に必要な制御手順を行った後、
外部入出力装置からのデータをデータ・バッファ203
に格納する。256語のデータを格納し終わると、第2
のプロセッサ105は、同期回路202に対してコマン
ド実行終了信号504′ft発行し、コマンド実行許可
信号5031にリセットする。このコマンド実行許可信
号5,03は、同期化回路202でクロックΦに同期化
されて、第2のプロセッサ1o5がコマンド実行中であ
ることを示すビジー信号302となる。
を読出す場合、通信制御装置内で第2のプロセッサ10
5は、前述のデータ転送に必要な制御手順を行った後、
外部入出力装置からのデータをデータ・バッファ203
に格納する。256語のデータを格納し終わると、第2
のプロセッサ105は、同期回路202に対してコマン
ド実行終了信号504′ft発行し、コマンド実行許可
信号5031にリセットする。このコマンド実行許可信
号5,03は、同期化回路202でクロックΦに同期化
されて、第2のプロセッサ1o5がコマンド実行中であ
ることを示すビジー信号302となる。
第1のプロセッサ103は、ビジー信号302を読み取
った後、データ・バッファ203のデータをホスト・シ
ステムに転送する。第1のプロセッサ103は、ビジー
信号302を読み取ることによシ、第2のプロセッサ1
05がコマンド実行中であるか否かを判定することがで
きる。第2のプロセッサ105が、コマンド実行中であ
る場合には、第2のプロセッサ105は外部入出力装置
の動作に対してリアルタイムで制御を行っておシ、他の
回路は第2のプロセッサ105のデータ・バッファ・ア
クセスを妨げてはならない。したがって、第2のプロセ
ッサ105がコマンド実行中ハ、第1のプロセッサ10
3はデータ・バッファ・アクセスを行わず、第2のプロ
セッサ105が静止しているときのみ、データ・バッフ
ァ203をアクセスする。
った後、データ・バッファ203のデータをホスト・シ
ステムに転送する。第1のプロセッサ103は、ビジー
信号302を読み取ることによシ、第2のプロセッサ1
05がコマンド実行中であるか否かを判定することがで
きる。第2のプロセッサ105が、コマンド実行中であ
る場合には、第2のプロセッサ105は外部入出力装置
の動作に対してリアルタイムで制御を行っておシ、他の
回路は第2のプロセッサ105のデータ・バッファ・ア
クセスを妨げてはならない。したがって、第2のプロセ
ッサ105がコマンド実行中ハ、第1のプロセッサ10
3はデータ・バッファ・アクセスを行わず、第2のプロ
セッサ105が静止しているときのみ、データ・バッフ
ァ203をアクセスする。
ホスト・システムが外部入出力装置へデータを書込む場
合は、第1のプロセッサ103はホスト・システムから
データを受取ってデータ・バッファ203のデータ格納
部に格納する。その後、第1のプロセッサ103は、制
御パラメータをデータ・バッファ203内の制御パラメ
ータ格納部に書き込んで、第2のプロセッサ105に対
しコマンドを発行する。第2のプロセッサ105は、前
述の制御手順を行った後、データ・バッファ203上の
データを外部入出力装置に出力する。なお、ホスト・シ
ステムと第1のプロセッサ103との間のデータ転送方
法には、周知の方法が用いられる。
合は、第1のプロセッサ103はホスト・システムから
データを受取ってデータ・バッファ203のデータ格納
部に格納する。その後、第1のプロセッサ103は、制
御パラメータをデータ・バッファ203内の制御パラメ
ータ格納部に書き込んで、第2のプロセッサ105に対
しコマンドを発行する。第2のプロセッサ105は、前
述の制御手順を行った後、データ・バッファ203上の
データを外部入出力装置に出力する。なお、ホスト・シ
ステムと第1のプロセッサ103との間のデータ転送方
法には、周知の方法が用いられる。
このように、第3図に示す通信制御手順では、第1のプ
ロセッサ103が第2のプロセッサ105に対してコマ
ンドを発行し、終了を確認することによって、データ・
バッファ203を時系列的に用いていること、および、
制御パラメータもデータ・バッファ203を経由して通
信されていることが特徴である。また、データ・バッフ
ァ203の時系列使用において、第1のプロセッサ10
3と第2のプロセッサ105間のデータ転送に伴うデー
タ・バッファ・アクセスの競合を防ぎ、同期動作を不要
にしている。
ロセッサ103が第2のプロセッサ105に対してコマ
ンドを発行し、終了を確認することによって、データ・
バッファ203を時系列的に用いていること、および、
制御パラメータもデータ・バッファ203を経由して通
信されていることが特徴である。また、データ・バッフ
ァ203の時系列使用において、第1のプロセッサ10
3と第2のプロセッサ105間のデータ転送に伴うデー
タ・バッファ・アクセスの競合を防ぎ、同期動作を不要
にしている。
第4図代、本発明をディスク・コントローラに適用した
場合のデータ・バッファの内容を示す図である。
場合のデータ・バッファの内容を示す図である。
ディスク・データの記録フォーマットは、第4図(a)
に示すように1データ領域を分離するGAP部、データ
領域の先頭を示す5YNCという特定パターンが書込ま
れる領域、さらにデータが格納されている領域(DAT
A)がこれに続く。
に示すように1データ領域を分離するGAP部、データ
領域の先頭を示す5YNCという特定パターンが書込ま
れる領域、さらにデータが格納されている領域(DAT
A)がこれに続く。
−例として、ディスク駆動装置から通信制御装置がデー
タを読取る際の手順を述べる。すでに、起動された第2
のプロセッサ1050制御部309は、第4図(C)に
示すデータ・バッファ203の一3余地からギャップ部
の長さGAPLを読み取り、カウンタ312にこれをセ
ットする。カウンタ312は、第4図(b)に示すよう
な値でカウント・アップする。
タを読取る際の手順を述べる。すでに、起動された第2
のプロセッサ1050制御部309は、第4図(C)に
示すデータ・バッファ203の一3余地からギャップ部
の長さGAPLを読み取り、カウンタ312にこれをセ
ットする。カウンタ312は、第4図(b)に示すよう
な値でカウント・アップする。
ディスク上のGAP部のデータパターンは乱れているの
で、第2のプロセッサ105の制御部309はGAPL
に相当する時間だけ、ディスクからの読出しは行わない
。この時間計測のために、GAPLで指定された数だけ
カウンタ312がクロックFを計時する。次に、第2の
プロセッサ105の制御部309は、データ・バッファ
203の一2番地に存在するバイト同期用パタン8YN
Ck読出して、レジスタ311にセットした後、−1番
地のデータ部の長さDATLをカウンタ312にセット
する。第2のプロセッサ105の制御部309は、比較
器313ft用いてディスクからのデータが5YNCと
一致する時点を検出してバイト同期動作を行なう。この
時点から、ディスク・データをデータ・バッファ203
にθ番地から格納する。データの転送語数は、DATL
がプリセットされたカウンタ312でチェックされ、カ
ウンタ312からキャリーが発生するまで制御部309
はデータを転送する。このようIコ、従来は、GAPL
、5YNC,DATLをそれぞれ記1意するレジスタが
必要であるのに対して、本実施例では、第4図(C)に
示すように、データ・バッファ203にこれらを記憶す
るので、レジスタは不要である。
で、第2のプロセッサ105の制御部309はGAPL
に相当する時間だけ、ディスクからの読出しは行わない
。この時間計測のために、GAPLで指定された数だけ
カウンタ312がクロックFを計時する。次に、第2の
プロセッサ105の制御部309は、データ・バッファ
203の一2番地に存在するバイト同期用パタン8YN
Ck読出して、レジスタ311にセットした後、−1番
地のデータ部の長さDATLをカウンタ312にセット
する。第2のプロセッサ105の制御部309は、比較
器313ft用いてディスクからのデータが5YNCと
一致する時点を検出してバイト同期動作を行なう。この
時点から、ディスク・データをデータ・バッファ203
にθ番地から格納する。データの転送語数は、DATL
がプリセットされたカウンタ312でチェックされ、カ
ウンタ312からキャリーが発生するまで制御部309
はデータを転送する。このようIコ、従来は、GAPL
、5YNC,DATLをそれぞれ記1意するレジスタが
必要であるのに対して、本実施例では、第4図(C)に
示すように、データ・バッファ203にこれらを記憶す
るので、レジスタは不要である。
第5図は、本発明の実施例を示す同期化回路の構成図で
あり、第6図は第5図の動作タイミング・チャートであ
る。
あり、第6図は第5図の動作タイミング・チャートであ
る。
第3図で述べたように、第1のプロセッサ103と第2
のプロセ゛レサ105の間のデータや制御パラメータは
、データ・バッファ203経由とすることで、転送に伴
う同期化は不要になった。しかし、第1のプロセッサ1
03と第2のプロセッサ105間のハンドシェイク制御
信号には同期化が必要である。同期化を考えない場合、
第2のプロセッサ105は、第1のプロセッサ103よ
シの起動信号301が発生してから、コマンド実行終了
信号504を発生するまでの期間、コマンドを実行すれ
ばよい。この期間は、第5図(a)のフリップ・70ツ
ブ501の出力(以下信号501とする)で示される。
のプロセ゛レサ105の間のデータや制御パラメータは
、データ・バッファ203経由とすることで、転送に伴
う同期化は不要になった。しかし、第1のプロセッサ1
03と第2のプロセッサ105間のハンドシェイク制御
信号には同期化が必要である。同期化を考えない場合、
第2のプロセッサ105は、第1のプロセッサ103よ
シの起動信号301が発生してから、コマンド実行終了
信号504を発生するまでの期間、コマンドを実行すれ
ばよい。この期間は、第5図(a)のフリップ・70ツ
ブ501の出力(以下信号501とする)で示される。
なお、第5図(a)のクリップ・フロップの具体的論理
回路を、第5図(b)に示す。
回路を、第5図(b)に示す。
ところが、コマンド発行信号301はクロックΦに同期
しており、コマンド実行終了信号504はクロックWV
C同期しているため、信号501の出力は、このままで
はハンドシエイク信号には使用できない。
しており、コマンド実行終了信号504はクロックWV
C同期しているため、信号501の出力は、このままで
はハンドシエイク信号には使用できない。
本実施例においては、信号501の出力をフリップ・フ
ロップ3段からなる同期化回路502aを用いてグ同期
信号とし、さらに同期化回路502Hの出力を同期化回
路502b’t−用いてΦ同期信号としている。
ロップ3段からなる同期化回路502aを用いてグ同期
信号とし、さらに同期化回路502Hの出力を同期化回
路502b’t−用いてΦ同期信号としている。
第5図(a)に示すよらK、同期化回路502aと50
2bは、ともにクリップ・フロップ3段から構成され、
同一の回路構成をとっている。クロック信号グ1とF2
は、互いに重ならない2相りロック信号であり、これら
をクロッフグと呼ぶ。クロックΦについても全く同じで
ある。
2bは、ともにクリップ・フロップ3段から構成され、
同一の回路構成をとっている。クロック信号グ1とF2
は、互いに重ならない2相りロック信号であり、これら
をクロッフグと呼ぶ。クロックΦについても全く同じで
ある。
同期化回路502aの出力(信号502aとする]は、
信号501よシ遅れて発生し、同期化回路502bの出
力(信号502bとする)は、信号502aより必ず遅
れて発生する。したがって、信号501と信号5(12
bI7)0几ゲ一ト出力信号302、t、第2のプロセ
ッサ105がコマンド実行中であることを示すビジー信
号として第1のプロセッサ103に与える。このとき、
信号302はΦ同期であシ、第1のプロセッサ103は
必ずこれを読み取ることができる。一方、信号501と
信号502のANDゲート出力信号503は、グ同期信
号であるが、これをコマンド実行許可信号として第2の
プロセッサ105に与える。第2のプロセッサ105は
、信号503が有効なときのみ、コマンド・レジスタ3
16の内容に応じて動作するように構成される。
信号501よシ遅れて発生し、同期化回路502bの出
力(信号502bとする)は、信号502aより必ず遅
れて発生する。したがって、信号501と信号5(12
bI7)0几ゲ一ト出力信号302、t、第2のプロセ
ッサ105がコマンド実行中であることを示すビジー信
号として第1のプロセッサ103に与える。このとき、
信号302はΦ同期であシ、第1のプロセッサ103は
必ずこれを読み取ることができる。一方、信号501と
信号502のANDゲート出力信号503は、グ同期信
号であるが、これをコマンド実行許可信号として第2の
プロセッサ105に与える。第2のプロセッサ105は
、信号503が有効なときのみ、コマンド・レジスタ3
16の内容に応じて動作するように構成される。
(Q号5030発生期間は、第6図に示すように、信号
302の発生期間の中に含まれる。すなわち、信号50
3が発生しているときは信号302も必ず発生している
ため、第2のプロセッサ105がコマンド実行中である
にもかかわらず、第1のプロセンセ103i1第2のプ
ロセッサ105がコマンド実行を終了したと判断するこ
とは決してない。
302の発生期間の中に含まれる。すなわち、信号50
3が発生しているときは信号302も必ず発生している
ため、第2のプロセッサ105がコマンド実行中である
にもかかわらず、第1のプロセンセ103i1第2のプ
ロセッサ105がコマンド実行を終了したと判断するこ
とは決してない。
しかも、第6図より明らかなように、クロックΦとWの
周波数の大小関係がいかに変化しても、信号503の発
生期間は信号302の発生期間内に存在する。このため
、本発明の通信制御装置は、外部入出力装置の任意の動
作速度に対して適用可能である。
周波数の大小関係がいかに変化しても、信号503の発
生期間は信号302の発生期間内に存在する。このため
、本発明の通信制御装置は、外部入出力装置の任意の動
作速度に対して適用可能である。
以上説明したように、本発明によれば、通信制脚装置内
の互いに非同期で動作するプロセッサ間のデータおよび
制御パラメータを、内蔵のデータ・バッファを経由して
転送するので、制御パラメータ格納用レジスタが不要と
なり、また非同期動作ブロック間のハンドシェイク制御
信号を二重に同期化するので、通信制御装置に接続され
る外部入出力装置の任意の動作速度に対して適用するこ
とができる。
の互いに非同期で動作するプロセッサ間のデータおよび
制御パラメータを、内蔵のデータ・バッファを経由して
転送するので、制御パラメータ格納用レジスタが不要と
なり、また非同期動作ブロック間のハンドシェイク制御
信号を二重に同期化するので、通信制御装置に接続され
る外部入出力装置の任意の動作速度に対して適用するこ
とができる。
第1図は従来の通信制御装置のブロック図、第2図は本
発明の実施例を示す通信制御装置のブロック図、第3図
は第2図のデータ・バッファと第2のプロセッサの接続
を示す図、第4図は本発明をディスク・コントローラに
適用した場合のデータ・バッファの内容を示す図、第5
図は本発明の実施例を示す同期化回路の構成図、縞6図
は第5図の動作タイムチャートである。 103.105・・・第1.第2のプロセッサ、202
・・・同期化回路、203・・・データ・バッファ、3
03・・・アドレス・カウンタ、304・・・几AM、
310゜311・・・データ・レジスタ、312・・・
カウンタ、313・・・比較回路、309・・・制御部
。 菫 1 図 茅 2 図 預4 図 (久〕 晴間 (C)
発明の実施例を示す通信制御装置のブロック図、第3図
は第2図のデータ・バッファと第2のプロセッサの接続
を示す図、第4図は本発明をディスク・コントローラに
適用した場合のデータ・バッファの内容を示す図、第5
図は本発明の実施例を示す同期化回路の構成図、縞6図
は第5図の動作タイムチャートである。 103.105・・・第1.第2のプロセッサ、202
・・・同期化回路、203・・・データ・バッファ、3
03・・・アドレス・カウンタ、304・・・几AM、
310゜311・・・データ・レジスタ、312・・・
カウンタ、313・・・比較回路、309・・・制御部
。 菫 1 図 茅 2 図 預4 図 (久〕 晴間 (C)
Claims (1)
- 【特許請求の範囲】 1、 ホスト・マシンと外部入出力装置の間でデータ転
送を行い、かつ内部に非同期で動作する第1と第2のプ
ロセッサを備えた通信制御装置において、上記第1のプ
ロセッサから勿2のプロセッサに対してコマンドの発行
および終了の確認を行うことにより、時系列的に用いら
れ、かつ制御パラメータを転送する際に該制御パラメー
タを一時記憶するデータ・バッファと、該データ・バッ
ファへのアクセス競合を抑止するための同期化回路とを
有することt−%徴とする通信制御装置。 区 前記データ・バッファは、第1または第2のプロセ
ッサからアクセスされるごとにカウントされるとともに
、制御情報格納領域内の最後のコマンド・パラメータ格
納番地と、データ格納領域内の最初のデータ格納番地と
が隣接したアト°レスを右することを特徴とする特許請
求の範囲第1項記載の通信制御装置。 3、前記同期化回路は、セット入力に第1のプロセッサ
からのコマンド発行に伴って発生する起動信号が与えら
れ、リセット入力に第2のプロセッサからのコマンド実
行終了に伴って発生する終了信号が与えられたセット・
リセット形フリップ・フロップと、該クリップ・フロッ
プの出力を第2のプロセッサを駆動しているクロックを
用いて同期化する第1の同期回路と、該第1の同期回路
の出力を第1のプロセッサを駆動しているクロックを用
いて同期化する第2の同期回路と、上記フリップ・フロ
ップの出力と第1の同期回路の出力の論理積信号を発生
するAND回路と、上記79ツブ・フロップの出力と第
2の同期回路の出力の論理和信号を発生するOR回路を
有することを特徴とする特許請求の範囲第1項記載の通
信制御装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59001909A JPS60146350A (ja) | 1984-01-11 | 1984-01-11 | 通信制御装置 |
KR1019850000101A KR920004416B1 (ko) | 1984-01-11 | 1985-01-10 | 개량된 통신제어장치에 사용된 데이타 처리장치 |
US06/690,609 US4674037A (en) | 1984-01-11 | 1985-01-11 | Data processing system with an enhanced communication control system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59001909A JPS60146350A (ja) | 1984-01-11 | 1984-01-11 | 通信制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60146350A true JPS60146350A (ja) | 1985-08-02 |
Family
ID=11514703
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59001909A Pending JPS60146350A (ja) | 1984-01-11 | 1984-01-11 | 通信制御装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4674037A (ja) |
JP (1) | JPS60146350A (ja) |
KR (1) | KR920004416B1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01119846A (ja) * | 1987-11-02 | 1989-05-11 | Fujitsu Ltd | システム間通信制御装置 |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5109492A (en) * | 1986-09-19 | 1992-04-28 | Hitachi, Ltd. | Microprocessor which terminates bus cycle when access address falls within a predetermined processor system address space |
SE454921B (sv) * | 1986-10-03 | 1988-06-06 | Ellemtel Utvecklings Ab | Sett och anordning for att i en pa forhand avgjord ordningsfoljd exekvera tva instuktionssekvenser |
US4816990A (en) * | 1986-11-05 | 1989-03-28 | Stratus Computer, Inc. | Method and apparatus for fault-tolerant computer system having expandable processor section |
AU601784B2 (en) * | 1986-12-18 | 1990-09-20 | Honeywell Bull Inc. | Data processing system having a bus command generated by one subsystem on behalf of another subsystem |
US5483659A (en) * | 1987-09-14 | 1996-01-09 | Yamamura; Kimio | Apparatus for controlling a signal processing system to operate in high and low speed modes |
US4965801A (en) * | 1987-09-28 | 1990-10-23 | Ncr Corporation | Architectural arrangement for a SCSI disk controller integrated circuit |
US4937741A (en) * | 1988-04-28 | 1990-06-26 | The Charles Stark Draper Laboratory, Inc. | Synchronization of fault-tolerant parallel processing systems |
US5175825A (en) * | 1990-02-02 | 1992-12-29 | Auspex Systems, Inc. | High speed, flexible source/destination data burst direct memory access controller |
US6260082B1 (en) * | 1998-12-23 | 2001-07-10 | Bops, Inc. | Methods and apparatus for providing data transfer control |
US7010607B1 (en) * | 1999-09-15 | 2006-03-07 | Hewlett-Packard Development Company, L.P. | Method for training a communication link between ports to correct for errors |
JP4543458B2 (ja) * | 1999-10-29 | 2010-09-15 | セイコーエプソン株式会社 | 出力システム、出力装置、ホスト装置、これらの制御方法、および、情報記録媒体 |
US6862689B2 (en) | 2001-04-12 | 2005-03-01 | Stratus Technologies Bermuda Ltd. | Method and apparatus for managing session information |
US6802022B1 (en) | 2000-04-14 | 2004-10-05 | Stratus Technologies Bermuda Ltd. | Maintenance of consistent, redundant mass storage images |
US6718474B1 (en) | 2000-09-21 | 2004-04-06 | Stratus Technologies Bermuda Ltd. | Methods and apparatus for clock management based on environmental conditions |
US6948010B2 (en) * | 2000-12-20 | 2005-09-20 | Stratus Technologies Bermuda Ltd. | Method and apparatus for efficiently moving portions of a memory block |
US6766413B2 (en) | 2001-03-01 | 2004-07-20 | Stratus Technologies Bermuda Ltd. | Systems and methods for caching with file-level granularity |
US6874102B2 (en) * | 2001-03-05 | 2005-03-29 | Stratus Technologies Bermuda Ltd. | Coordinated recalibration of high bandwidth memories in a multiprocessor computer |
US8996734B2 (en) * | 2010-08-19 | 2015-03-31 | Ineda Systems Pvt. Ltd | I/O virtualization and switching system |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4164787A (en) * | 1977-11-09 | 1979-08-14 | Bell Telephone Laboratories, Incorporated | Multiple microprocessor intercommunication arrangement |
US4354227A (en) * | 1979-11-19 | 1982-10-12 | International Business Machines Corp. | Fixed resource allocation method and apparatus for multiprocessor systems having complementarily phased cycles |
-
1984
- 1984-01-11 JP JP59001909A patent/JPS60146350A/ja active Pending
-
1985
- 1985-01-10 KR KR1019850000101A patent/KR920004416B1/ko not_active IP Right Cessation
- 1985-01-11 US US06/690,609 patent/US4674037A/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01119846A (ja) * | 1987-11-02 | 1989-05-11 | Fujitsu Ltd | システム間通信制御装置 |
Also Published As
Publication number | Publication date |
---|---|
KR920004416B1 (ko) | 1992-06-04 |
KR850005641A (ko) | 1985-08-28 |
US4674037A (en) | 1987-06-16 |
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