JPS60145721A - Flip flop circuit - Google Patents
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- JPS60145721A JPS60145721A JP59001314A JP131484A JPS60145721A JP S60145721 A JPS60145721 A JP S60145721A JP 59001314 A JP59001314 A JP 59001314A JP 131484 A JP131484 A JP 131484A JP S60145721 A JPS60145721 A JP S60145721A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はフリップフロップ（Ｆ／Ｆ）回路に係り、特に
クロックドＣＭＯＳ （以後、Ｃ２ＭＯＳＬ！：記す。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a flip-flop (F/F) circuit, and particularly to a clocked CMOS (hereinafter referred to as C2MOSL!).
）ｒ−｝’！ｉ＝用いたＦ／Ｆ回路に関する。)r−}’! i=related to the F/F circuit used.
この種のＦ／Ｆ回路としてはＤ型のものとかＪ−に型の
ものなどがあり、さらにこれらにはＣＤ（クリア・ディ
レクト）利きのものとかこれとは逆機能のＳＤ（セット
・ディレクト）付きのものまたＣＤ，ＳＤの両方の機能
の付いているものなどがある。This type of F/F circuit includes D-type and J-type F/F circuits, and these include CD (clear direct) type and SD (set direct) type, which has the opposite function. There are also those with CD and SD functions.
第１図は従来のＣＤ付きＤ型Ｆ／Ｆ回路の論理回路図を
示しておシ、１はＣＭＯＳインパータグート，２および
３はＣＭＯＳ ２人力ノアダート，４および５はクロッ
クパルスφがハイレベルになるとアクティブになるＣ
ＭＯＳインパータグート。Figure 1 shows a logic circuit diagram of a conventional D-type F/F circuit with CD. 1 is a CMOS inverter gate, 2 and 3 are CMOS two-manual no-darts, and 4 and 5 are clock pulses φ at high level. C becomes active when
MOS Impertagut.
６および２は上記φとは逆相のクロック・ぐルス■がＨ
Ｋなるとアクティブになる０２ＭＯＳインパーータグー
ト，ＣＤ，Ｄはそれぞれ入力端Ｉ Ｑ １ＱＮけそれぞ
れ出力端，ＣＰはクロックパルス入力，８および９はＣ
ＭＯＳインバータゲートである。For 6 and 2, the clock signal ■, which has the opposite phase to the above φ, is H.
02MOS imperter gate which becomes active when K becomes active, CD and D are input terminals I, Q and 1QN respectively output terminals, CP is clock pulse input, 8 and 9 are C
It is a MOS inverter gate.
上記第１図のＦ／Ｆ回路の動作は良く知られてｂるので
その詳述は省略するが、リセット状態ける時の動作は次
の通シである。いま、ＣＰがロウレベル（Ｌ）になると
、φはＬ，■はハイレベル（Ｉ■）になシ、前記ケ”−
｝６．７がアクティブになる。このとき、入力端ＣＤが
Ｌになると、このＣＤ入力が２段のグー｝１，、？’ｉ
経て出力ｉ＋，ｔＭ Ｑ全Ｌにし、上記ＣＤ入力が３段
のケゝ一ト１。Since the operation of the F/F circuit shown in FIG. 1 is well known, a detailed explanation thereof will be omitted, but the operation in the reset state is as follows. Now, when CP becomes low level (L), φ becomes L, ■ becomes high level (I■), and the above-mentioned key "-"
}6.7 becomes active. At this time, when the input terminal CD becomes L, this CD input becomes a two-stage goo}1,,? 'i
After that, the output i+, tM Q is set to all L, and the above CD input is 3-stage case 1.
３、７を経て出力端ＱＮｉＨ（リセット状態）にする。3 and 7 to set the output terminal QNiH (reset state).
これに対して、ＣＰがＨのときには、φがＨ，ｉがＬに
なってダート４，５がアクティブになるので、入力端Ｃ
ＤがＬになるとＣＤ入力が２段のグートｌ，３ｆ経て出
力端Ｑ’ｒＬにすると共にＣＤ入力が３段のデートｌ．
２。On the other hand, when CP is H, φ becomes H, i becomes L, and darts 4 and 5 become active, so the input terminal C
When D goes to L, the CD input goes through two stages of gout l, 3f and becomes the output terminal Q'rL, and the CD input goes to the third stage of date l.
2.
５を経て出力’ｉミｉ Ｑ Ｎ ’Ｋ Ｈ （ ’）セ
ット状態）にする。5 to output 'iQN'KH (') set state).
上記Ｆ／Ｆ回路は、ＣＰがＬのときにおける入力ｉＬ！
６ｆ Ｃ Ｄから出力端ＱＮまでのｒ−｝段載が多いの
で、その伝搬遅延時間が大きい欠点がある。The above F/F circuit has an input iL! when CP is L!
Since there are many r-} stages from 6f CD to the output terminal QN, there is a drawback that the propagation delay time is large.
第２図は、上記欠点を改善するように構成した従来のＣ
Ｄ付きＤ型Ｆ／Ｆ回路を示しており、１１および１２は
Ｃ ＭＯＳインパータケゝ一ト，１３〜１６はＣＭＯＳ
インパータダート，１７および１８はＣ２ＭＯＳ２人力
ナンドタートである。このＦ／Ｆ回路においては、ＣＰ
がＬになると、ダート１１、１８がアクティブになり、
このときＣＤ入力がＬになると、このＣＤ入力が２段の
ｒ−トｌＢ．１４を経て出力端Ｑ’ｋＬにし、上記ＣＤ
入力が１段のダート１８を経て出力端ＱＮをＨ（リセッ
ト状態）にする。これに対して、ＣＰがＨのときには、
ダートｌ２，１７がアクティブになるので、ＣＤ入力が
Ｌになると、このＣＤ入力が４段のダート１７．１３，
１２。FIG. 2 shows a conventional C
It shows a D type F/F circuit with D, 11 and 12 are CMOS integral parts, 13 to 16 are CMOS
Imperator darts 17 and 18 are C2MOS two-man powered NAND darts. In this F/F circuit, CP
When becomes L, darts 11 and 18 become active,
At this time, when the CD input becomes L, this CD input becomes the 2-stage r-tor lB. 14 to the output terminal Q'kL, and the above CD
The input passes through the dart 18 with one stage, and the output terminal QN is set to H (reset state). On the other hand, when CP is H,
Dart 12, 17 becomes active, so when the CD input becomes L, this CD input becomes the 4-stage Dart 17, 13,
12.
１４を経て出力端Ｑ’ｋＬにすると共にＣＤ入力が３段
の）ｆ−ト１７，１３．１２を経て出力端ＱＮをＨ（リ
セット状態）にする。14, the output terminal Q'kL is set, and the CD input passes through three stages of f-to-17, 13.12, and the output terminal QN is set to H (reset state).
しかし、上記第２図のＣＤ付きＤ型Ｆ／Ｆ回路は、ＣＰ
がＬの時には、リセットが掛かる壕での敏函遅延時間が
小さくなるが、ＣＰがＨのときにおける入力端ＣＤから
出力端ＱＮまでのｒ−ト段数が多いので、ＣＤ入力によ
ってリセットがかかるまでの伝搬遅延時間が大きくなる
欠点があった。However, the D-type F/F circuit with CD shown in FIG.
When CP is L, the delay time at the point where the reset is applied becomes small, but since the number of stages from the input end CD to the output end QN is large when CP is H, the delay time until the reset is applied by the CD input is large. The disadvantage is that the propagation delay time becomes large.
第３１−１は、上記欠点が改善されたＣＤ付きＤ型Ｆ／
ＦＬＬＩｌ路を示しており、これは第２図のＦＢＩ”回
路におけるＣ２Ｎ・ＩＯＳインパータケ゛〜ト１２に代
え−ＣＣ２ＭＯ８２人力ナントｒ −トｓ Ｊ ｋ使用
り、、その一方の入力として第２図、と同様にゲート１
３の出力を導き、その他方の入力としてＣＤ入力ヲ八へ
、その出力を第２図と同様に出力端ＱＮＫ接続した点が
異なシ、その他は第２図と同じであるので同一符号を付
している。このＦ／Ｆ回路においては、ＣＰがＬのとき
にリセットを掛けるときの動作は、第２図と同様にＣＤ
人力が２段のダート１８．１４ｆ経て出力端ＱをＬにし
、ＣＤ入力が１段のｒ−ト１８ｆ経て出力’？Ｍ Ｑ
Ｎ ’ｅ Ｈ（リセット状態）にする。そしてｃｐがＨ
のときにもｃ−トｘｙ、ｓｘがアクティブになるので、
ＣＤ入力がＬになると、このＣＤ入力が２段のｒ−ト３
１．１４ｆ経て出力端ＱをＬにすると共ＫＣＤ入力が単
に１段のダート３１を経て出力端ＱＮをＨ（リセット状
態）にするものであり、このときりこは第１図。No. 31-1 is a D-type F/F with CD that has improved the above drawbacks.
This shows the FLLI1 path, which uses a CC2MO82 manual Nant r - tot s J k in place of the C2N IOS inverter circuit 12 in the FBI" circuit shown in Fig. 2, and uses the circuit shown in Fig. 2 as one input. Similarly gate 1
The difference is that the output of 3 is connected to the CD input wo8 as the other input, and the output is connected to the output terminal QNK in the same way as in Fig. 2.The other points are the same as in Fig. 2, so the same reference numerals are given. are doing. In this F/F circuit, the operation when applying a reset when CP is L is the same as in Figure 2.
Human power goes through 2 stages of dirt 18.14f and output terminal Q is set to L, CD input goes through 1 stage of r-to 18f and output'? MQ
Set to N'e H (reset state). and cp is H
Since c-txy and sx are active even when
When the CD input becomes L, this CD input becomes the 2-stage r-to-3.
When the output terminal Q is set to L after 1.14f, the KCD input simply passes through one stage of dirt 31 and output terminal QN is set to H (reset state).
第２図のＦ／Ｆ回路に比べてＣＰかＬの時にもＨの時に
もリセット状態くかけることが可能になっている。Compared to the F/F circuit shown in FIG. 2, it is possible to apply a reset state both when CP is low and when high.
ところで、第３図のＦ／Ｆ回路において点線で凹んだ一
部分の論理回路部３０は、第１人力ａ（＋”−）Ｚｊの
出力）および第２人力ｂ（ケ゛−ト１４の出力）および
第３人力ｃ（ＣＤ入力）と１個の出力ｄ（出力端ＱＮへ
の出力）とを有しており、この論理回路部３０として従
来は第４図に示すような論理回路が使用されていた。By the way, the part of the logic circuit section 30 recessed by the dotted line in the F/F circuit of FIG. It has a third input c (CD input) and one output d (output to the output terminal QN), and conventionally a logic circuit as shown in FIG. 4 has been used as this logic circuit section 30. Ta.
即ち、Ｐ１〜Ｐ４ ＃ ｐ６１ ｐ７はそれぞれＰチャ
ンネルエンハンスメン） ｇ ＭＯＳ ＦＥＴ （絶縁
’ｆ”−ト型電界効果トランジスタ）、Ｎ １−Ｎ ４
＊Ｎ ｓ 、Ｎ ７ ｉｊ、ソレソｈ、 Ｎ チャン
ネルエンハンスメント型ＭＯ８ＦＥＴ 、 ＶＤＤおよ
びＶＢＢは電源である。ここで、トランジスタＰ ｌ
ｚ Ｐ ｌ ｅ Ｐ６ｒＮ Ｉｒ Ｎ ２ ｒ Ｎ ６
は第３図のダート３１に相当し、トランジスタＰ３ ｒ
Ｐ ４ ｒ Ｐ ７ ｒ Ｎ３ ＋Ｎ ４ ｒ Ｎ
７は第３図のダートｘｇＶｃ相当する。That is, P1 to P4 # p61 p7 are respectively P channel enhancement members) g MOS FET (insulated 'f'-type field effect transistor), N 1 - N 4
*Ns, N7ij, Soreso h, N channel enhancement type MO8FET, VDD and VBB are power supplies. Here, the transistor P l
z P le P6rN Ir N 2 r N 6
corresponds to dart 31 in FIG. 3, and the transistor P3 r
P 4 r P 7 r N3 +N 4 r N
7 corresponds to dart xgVc in FIG.
しかし、上記第４図の論理回路を使用して第３１ΔのＦ
／Ｆ回路全構成すると、４３２図の鉾回路に比べて使用
トランジスタ数が多くなるので、これを用いた第３図の
０回路は使用トランジスタ数が増える欠点がある。また
、上記論理回路では、入力ｅ（ＣＤ入力）に対して４個
のトランジスタＰ ６ ｒ Ｐ ７ ＋ Ｎ６ ＊ Ｎ
７のケ９−ト容月が負荷となってお９、しかも入ノ”Ｊ
ｃがＬのときに駆動されるトランジスタＰ６またはＰ７
にｆｂ制御川の用ランジスタＰ２またはＰ４が直列に接
ワ”Ｃされていてそのオン抵抗および寄生容量の影響ヲ
受けるので、入力Ｃがら出力ｄまでの伝搬遅延時間が大
きいという欠点がある。However, using the logic circuit shown in FIG.
When the /F circuit is fully constructed, the number of transistors used is larger than that of the halberd circuit shown in FIG. 432, so the 0 circuit shown in FIG. Furthermore, in the above logic circuit, four transistors P 6 r P 7 + N6 * N are connected to the input e (CD input).
7's Kei 9-Yogetsu is a burden on 9, and it's in the middle of the day.
Transistor P6 or P7 driven when c is L
Since the fb control transistor P2 or P4 is connected in series and is affected by its on-resistance and parasitic capacitance, there is a drawback that the propagation delay time from the input C to the output d is large.
本発明は上記の事情に鑑みてなされたもので、クロック
ハルス入力カロウレペル、ハイレベルのいずれのときで
もクリア・ディレクト入力によるリセットあるいはセッ
ト・ディレクト入力によるセットがかかる時間を一層速
くすることができ、しかも使用トラン・ラスタ数が少な
くて済むフリッゾフロッゾ回路を実現するものである。The present invention has been made in view of the above circumstances, and can further speed up the time it takes to reset by clear/direct input or set by set/direct input, regardless of whether the clock Hals input is at high level. Moreover, it is possible to realize a frizz-frozzo circuit that requires fewer transformers and rasters.
即ち、本発明のＦ／′Ｆ回路は、その一部分の論理回路
部として、第３人力がＬのときにｆｌ勤されるＭＯＳ
）ランノスタおよび第３人力がＨのときに駆動されるＭ
ＯＳ ）ランジスタを、第１人力が導かれるＣ２Ｍ０８
２人カダート人力び第２人力が導かれるＣ２Ｍ０８２人
カダート人力用する回路構成とすることによって、第３
人力用として従来４個必要であったものを２個に減らす
と共に第３人力から出力までの伝搬遅延時間を小さくす
るようにしたことを特徴とするものである・〔発明の実
施例〕
以下、図面を参照して本発明の一実ｈ′す例を詳細に説
明する。第５図に示す論理回路は、第３図を参照して前
述したＣＤ利きＤ型Ｆ／Ｆ回路における論理回路部３０
を具体的に示している。That is, the F/'F circuit of the present invention has a MOS as a part of the logic circuit section, which is turned on when the third human power is L.
) M driven when the runno star and the third human power are H
OS) C2M08 where the first human power is guided by the transistor
By using the circuit configuration for C2M082 two-person Kadat manpower and the second manpower, the third manpower is guided.
This device is characterized by reducing the conventionally required four for human power to two, and reducing the propagation delay time from the third human power to the output. [Embodiments of the Invention] Hereinafter, An embodiment of the present invention will be described in detail with reference to the drawings. The logic circuit shown in FIG. 5 is the logic circuit section 30 in the CD-handed D-type F/F circuit described above with reference to FIG.
is shown in detail.
この論理回路は、第４図を参照して前述した従来の論理
回路部における入力Ｃにダートが接続された４１固のト
ランジスタ（＃４４図Ｐ６＃Ｐ？。This logic circuit consists of a 41-wire transistor (#44, P6#P?
Ｎ６ ＃ Ｎ７ ）ｋ省略する代わ、ａ Ｋ ＶＤＤ電
源と出力ノード５１（出力ｄの取り出し点）との間に１
個のＰチャンネルエンハンスメン）型ＭＯ８ＦＥＴＰｓ
’ｅ接続し、さらに２個のＮチャンネルトラン・ゾスタ
Ｎ１．Ｎｓのソース相互を接続し、この相互接続点とｖ
ｓ８電源との間に１個のＮチャンネルエンハンスメン）
型ＭＯ８ＦＥＴ Ｎａ ｋＷ続し、これらの２岡のトラ
ンジスタＰ、、Ｎ。N6 #N7) k Instead of omitting, a K
P-channel Enhancement Men) type MO8FETPs
'e connection and two more N-channel trans-zoster N1. Connect the sources of Ns to each other, and connect this interconnection point to v
(1 N channel enhancer between s8 power supply)
Type MO8FET Na kW followed by these two Oka transistors P,,N.
のゲートに入力Ｃを導くようにした点が異なり、その他
は同じである。即ち、入力ａがグー）に導かれるＰチャ
ンネルトランジスタＰｌと、クロック・母ルスＴがｒ−
トに導かれる制御用のＰチャンネルトランジスタＰ２と
、クロ、クツ母ルスφがダートに導かれる制御用のＮチ
ャンネルトランジスタＮ２と、入力ａがケ９−トに導か
れるＮチャンネルトランジスタＮ１とからなる第１組の
トランジスタ群が直列接続されている。The difference is that the input C is guided to the gate of , but other things are the same. That is, the P-channel transistor Pl is led to input a (G), and the clock/mother pulse T is r-
It consists of a P-channel transistor P2 for control, whose input a is led to the gate, an N-channel transistor N2, whose input a is led to the gate, and an N-channel transistor N1, whose input a is led to the gate. A first set of transistors are connected in series.
−同様に、入力すがｆ−）に導かれるＰチャンネルトラ
ンジスタＰ３と、クロックツぐルスφがダートに導かれ
る制御用のＰチャンネルトランジスタＰ４と、クロック
ツぐルスＴがケ”−トに導かれる制御用のＮチャンネル
トランジスタＮ４と、入力すがｆ−）に導かれるＮチャ
ンネルトランジスタＮ３とからなる第２組のトランジス
タ群が直列接続されている。そして、第１組のトランジ
スタ群におけるトランジスタＰ ｚ ＋ Ｎ２の相互接
続点と、第２組のトランジスタ群におけるトランジスタ
Ｐ４＃Ｎ４の相互接続点とが共通接−統されて出力ノー
ド５１となっている。したがって、上記第１組のトラン
・ラスタ群と前記入力Ｃがｆ−）に導かれる２個のトラ
ンジスタｐ、、Ｎ８で第３図の論理回路部３０における
ダート３１を形成しておシ、同様に前記第２組のトラン
ジスタ群と上記２個のトランジスタＰ ５． ｌ’Ｊ’
６とで第３図の論理回路部３０におけるり”−ト１８ｆ
形成しており、上記２個のトランノスタＰｓ、Ｎ５Ｆｉ
上記２個のゲート３１゜１８に共通に使用されている。-Similarly, there is a P-channel transistor P3 whose input is led to f-), a control P-channel transistor P4 whose clock pulse φ is led to the gate, and a control whose clock pulse T is led to the gate. A second set of transistors is connected in series, consisting of an N-channel transistor N4 for the input terminal and an N-channel transistor N3 led to the input (f-).The transistor Pz + in the first set of transistors is connected in series. The interconnection point of N2 and the interconnection point of transistors P4#N4 in the second group of transistors are commonly connected to form an output node 51. Therefore, The two transistors p, , N8 to which the input C is led to f-) form the dart 31 in the logic circuit section 30 of FIG. Transistor P 5.l'J'
6 and 18f in the logic circuit section 30 of FIG.
The above two transnostars Ps and N5Fi
It is commonly used for the two gates 31.degree. 18 mentioned above.
上Ｆｉｌｙ第５図の論理回路においては、入力Ｃ（第３
図のＣＤ入力）がＬになると、クロックツ９ルス■がゲ
ートに導かれているＰチャンネルトランジスタＰ２およ
びクロックツ９ルスφがデートに導かれているＰチャン
ネルトランジスタＰ４のオン・オフ状態に関係なく、つ
まシクロツク・ぐルス入力ＣＰの電位レベルに関係なく
、ＰチャンネルトランジスタＰ５がオンになって直接に
出力ノード５ノから第３図の出力端ＱＮに出力するよう
になる。この場合、入力Ｃの負荷ｔよ２個のトランジス
タＰ５ａＮＳのダート容も１であって第４図の論理回路
におけるよりも半減している。また、入力ＣがＬのとき
に駆動されるトランジスタＰ６のσｍは、第４図の論理
回路において人力ＣがＬのときに駆動されるトランジス
タおよびそれに直列な制御用トランジスタのｇｍに比べ
て２倍である。したがって、上＾１う論理回路によれば
、入力Ｃから出力ｄまでの伝搬遅延時間が小さくなシ、
シかも、使用トランジスタ数は第４図の論理回路に比べ
て２個減少しているので、この論理回路を用いたＦ／Ｆ
回路は、ＣＤ入力によりてリセットがかかるまでの時間
が従来に比べて短縮し、さらに使用トランジスタ数が少
なくて済む。In the logic circuit shown in Figure 5 above, input C (third
When the CD input (in the figure) becomes L, regardless of the on/off state of the P-channel transistor P2 whose gate is led to the clock pulse ■ and the P-channel transistor P4 whose clock pulse φ is led to the date. Regardless of the potential level of the clock input CP, the P-channel transistor P5 is turned on and outputs directly from the output node 5 to the output terminal QN in FIG. 3. In this case, the load t of the input C and the dart capacitance of the two transistors P5aNS are also 1, which is half that in the logic circuit of FIG. Furthermore, σm of the transistor P6 that is driven when the input C is L is twice the gm of the transistor that is driven when the human input C is L and the control transistor connected in series with it in the logic circuit shown in FIG. It is. Therefore, according to the logic circuit above, the propagation delay time from input C to output d is small.
However, since the number of transistors used is reduced by two compared to the logic circuit shown in Figure 4, an F/F using this logic circuit can be used.
The circuit takes less time to be reset by CD input than conventional circuits, and requires fewer transistors.
本発明は上記実施例に限られるものではなく、第６図九
示すような従来のＣＤ 、ＳＤ付きＤ型Ｆ／Ｆ回路に本
発明を適用すると第７図に示すようになシ、ＣＤ、ＳＤ
付きＪ−に型１４回路に適用すると第８図に示すように
なシ、それぞれリセットがかかる時間を短縮できると共
に使用トランジスタ数を減らすことができる。なお、第
６図乃至第８図において、６１〜６３．７１゜７２．８
１．８２はＣＭＯＳインバータゲート。The present invention is not limited to the above embodiments, but when the present invention is applied to the conventional D-type F/F circuit with CD and SD as shown in FIG. SD
When applied to a J-type 14 circuit as shown in FIG. 8, the time required for resetting can be shortened and the number of transistors used can be reduced. In addition, in FIGS. 6 to 8, 61 to 63.71° 72.8
1.82 is a CMOS inverter gate.
６４〜６７ 、７ Ｊｉ；ｊｃ２ＭＯ８（７ハー１’ｆ
”−） 。64-67, 7 Ji;jc2MO8(7her 1'f
”-).
６ Ｂ 、 ６９１ｒＬＣＭＯ８３人カオア・ナンドデ
ート。6 B, 691rLCMO 83 people Kaor Nando date.
７４．７５．８３〜８５は０ＭＯ８２人力ナンドダ−ト
、６９，７０．８６はＣＭＯ８２人カオｌ’ｌ’−ト、
７６ 、８７ 、 ｇ８１４ｃ２Ｍｏｓ２人カナ７）
’ｒ−ト、３０は前述同様の論理回路部である。74.75.83-85 was 0MO82 manpower Nando Dart, 69,70.86 was CMO82 manpower Kao l'l'-to.
76, 87, g814c2Mos2 person kana 7)
'r-to, 30 is a logic circuit section similar to that described above.
さらに、本発明をＳＤ付きＤ Ｗ Ｆ／Ｆ回路に適用す
ると第９図に示すようにな９、点線で囲むように３個の
入力ｅ＊ｆｒｇおよび１個の出力ｈｆｘ有する一部分の
論理回路部３０′として、従来は第１０図に示すような
論理回路であったものを、本発明では第１１図に示すよ
うな論理回路を用いるものである。この場合にも、第３
図。Furthermore, when the present invention is applied to a D W F/F circuit with SD, as shown in FIG. As 30', conventionally a logic circuit as shown in FIG. 10 is used, but in the present invention, a logic circuit as shown in FIG. 11 is used. In this case as well, the third
figure.
第５図を参照して前述したと同様にＳＤ大入力Ｌ（ｇが
Ｈ）になってから出力端ＱがＨ（セット状態）になるま
での伝搬遅延時間が遠くなシ、１重用トランジスタ数も
減少している。なお、第９図において、９１〜９５はＣ
ＭＯＳインバータｒ−ト、９６１−ＪＣ２ＭＯＳイアパ
ー１’ｒ’−ト、９７゜Ｊ ｌ’、 Ｊ ８’はＣ２＾
４０８２人力ノアダートである。As described above with reference to FIG. 5, the propagation delay time from when the SD large input becomes L (g is H) until the output terminal Q becomes H (set state) is long, and the number of transistors for single use is long. is also decreasing. In addition, in FIG. 9, 91 to 95 are C
MOS inverter r-to, 961-JC2MOS earper 1'r'-to, 97°J l', J8' is C2^
4082 human-powered Noah Dart.
また、第１０図、集１１図はそれぞれ対応して８＋’＜
４図、第５図の論理回路におけるトランジスタの導電
型（Ｐチャンネル、Ｎチャンネル）ヲ逆にし、２１個の
電源（ＶＤＤ、ｖ８ｓ）を逆にしたものに相当する。Ｎ
ｒ −Ｎｙ ＵＮチャンネルＭＯＳトランジスタｒ Ｐ
１〜Ｐ７はＰチャンネルＭＯＳトランジスタである。In addition, Fig. 10 and Fig. 11 correspond to 8+'<
This corresponds to the logic circuits of FIGS. 4 and 5 in which the conductivity types of the transistors (P channel, N channel) are reversed and the 21 power supplies (VDD, V8S) are reversed. N
r −Ny UN channel MOS transistor r P
1 to P7 are P-channel MOS transistors.
上述したように本発明のＦ／Ｆ回路によれば、入力端Ｃ
Ｄまたは入力端ＳＤから出力ｉ’１Ｉｉｔまでの伝搬遅
延時間が小さくて使用トランジスタ数を減少し得る論理
回路部を一部に有するようＫしたので、リセットまたは
セットが速くかかり、使用トランジスタ数が少なくて済
む。As described above, according to the F/F circuit of the present invention, the input terminal C
Since the propagation delay time from D or input terminal SD to output i'1Iit is small and the number of transistors used can be reduced, K is partially provided with a logic circuit section, so that resetting or setting takes place quickly and the number of transistors used is small. It's done.
第１図乃至第３図はそれぞれ従来のＣＤ付きＤ Ｗ Ｆ
／Ｆ回路を示す論理回路図、第４図は第３図の論理回路
部を取υ出して従来例を示す回路図、第５図は本発明に
係る乙今゛回路に用いられる論理回路部の一例を示す回
路図、第６図は従来のＣＤ、ＳＤ付きＤ型Ｆ〃回路を示
す論理回路図、第７図乃至第９図はそれぞれ本発明を適
用したＣＤ 、ＳＤ付きＤ型Ｆ〃回路、ＣＤ。
ＳＤ付きＪ−に型Ｆ／’Ｆ回路、ＳＤ付きＤ型φ回路を
示す論理回路図、第１０図は第９図のＦ力回路の論理回
路部金取シ出して従来例を示す回路図、第１１図は本発
明において第９図のＦ／Ｆ回路の論理回路部に用いられ
る論理回路図である。
Ｐ１〜Ｐ５．Ｎ１〜Ｎｓ・・・ＭｏＳトランノスタ１、
？ ０ 、３０’・・・論理回路部、５１・・・出力ノ
ード。Figures 1 to 3 are respectively conventional DWF with CD.
A logic circuit diagram showing a /F circuit, FIG. 4 is a circuit diagram showing a conventional example by removing the logic circuit section from FIG. 3, and FIG. A circuit diagram showing an example, FIG. 6 is a logic circuit diagram showing a conventional CD, D-type F with SD circuit, and FIGS. 7 to 9 are a circuit diagram of a conventional CD, D-type F with SD to which the present invention is applied, respectively. circuit, cd. A logic circuit diagram showing a J-type F/'F circuit with SD and a D-type φ circuit with SD. Figure 10 is a circuit diagram showing a conventional example with the logic circuit part of the F power circuit of Figure 9 taken out. , FIG. 11 is a logic circuit diagram used in the logic circuit section of the F/F circuit of FIG. 9 in the present invention. P1-P5. N1~Ns...MoS Trannostar 1,
? 0, 30'...logic circuit section, 51...output node.
Claims (1)
）ランジスタ、第１クロツク・ぐルスがデートに導か
れる第１導電型の第２のＭＯＳトランジスタ、上記力１
クロックパルスとは逆相の第２クロツクパルスがｆ−）
に導かれ、上記第１導電型とは逆導電型の第２導電型の
第２のＭＯＳ ）ランジスタおよび前記第１入力がケ中
−トに導かれる第２導電型の第１のＭＯＳ ）ランジス
タの順で直列に接続されてなシ、前記第１導電型の第１
のＭＯＳ ）ランジスタの一端が第１電源に接続され、
前記第１導電型の第２のＭＯＳ ）ランジスタと第２導
電型の第２のＭＯＳ ）ランジスタとの相互接続点が出
力ノードに接続された第１組のトランジスタ群と、第２
人力がｆ−）に導かれる第１導電型の第３のＭＯＳ ）
ランジスタ、第２クロツクパルスがダートに導かれる第
１導電型の第４のＭＯＳ ）ランジスタ、第１クロツク
・ぐルスがグー）Ｋ導かれる第２導り型の第４のＭＯＳ
）ランゾスタおよび前記第２人力がダートに導かれる
第２導電型の第３のＭＯＳ ）ランジス “りの順で直
列に接続されており、前記第１導電型の第３のＭＯＳト
ランジスタの一端が前記第１電源に接続され、前記第２
導電型の第３のＭＯＳトランジスタの一端が前記第２導
１ｂ、型の第１のＭＯＳ ）ランジスタの一端に接続さ
れ、前記第１導電型の第４のＭＯＳ ）ランジスタと、
第２導′−型の第４のＭＯＳ ）ランジスタとの相互接
続点が前記出力ノードに接続された第２組のトランジス
タ群と、前記出力ノードと前記第１電源との間に接続さ
２れ、ダートには第３人力が導かれた第１導電型の第５
のＭＯＳ）ランジスタと、前記第２導電型の第１のＭＯ
Ｓ ）ランノスタおよび第２導電型の第３のＭＯＳ ）
ランジスタの相互接続点と第２電源との間に接続され、
ｒ−トには前記第３人力が導かれる第２導電型の第５の
ＭＯＳトランジスタとからなる論理回路部を一部に有し
、Ｍ’Ｓ 記ｒＡ’ｒ ３人力はクリア・ディレクト入
力またはセット・ディレクト入力により規定されること
′ｆｒ：ｑ！Ｊ徴とするフリップフロップ回路。 （２）前記８ｇ１導電型の各トランジスタはＰチャンネ
ル型トランジスタ、第２導電型の各トランジスタはＮチ
ャンネル型トランジスタであシ、第１電源は正電圧、第
２電源は接地電位であり、前記第３人力はクリア・ディ
レクト入力又は、セット・ディレクト入力であることを
特徴とする特許 ロップ回路。 （３）前記第１導亀型の各トランジスタはＮチャンネル
型トランジスタ、第２導電型の各トランジスタはＰチャ
ンネル型トランジスタであシ、第１電源は接地電位第２
電源は正電圧であシ、前記第３人力はセット・ディレク
ト入力又はクリア・ディレクト入力であることを特徴と
する前記特許請求の範囲第１項記載のフリップフロップ
回路。[Claims] First MOS of first conductivity type through which first human power is guided to dirt
) transistor, a second MOS transistor of the first conductivity type to which the first clock signal is led to the date;
The second clock pulse with the opposite phase to the clock pulse is f-)
a second MOS transistor of a second conductivity type, which is guided by the transistor and whose conductivity type is opposite to the first conductivity type; The first conductivity type is connected in series in the order of
One end of the transistor (MOS) is connected to the first power supply,
(a) a second MOS transistor of the first conductivity type;
A third MOS of the first conductivity type through which human power is guided to f-)
A transistor, a fourth MOS of the first conductivity type to which the second clock pulse is guided.) A transistor, a fourth MOS of the second conductivity type to which the first clock pulse is guided
) A third MOS transistor of a second conductivity type through which the Lanzostar and the second human power are guided to the dirt; connected to a first power source;
one end of a third MOS transistor of the second conductivity type is connected to one end of the first MOS transistor of the second conductivity type; a fourth MOS transistor of the first conductivity type;
a second conductive type fourth MOS transistor whose interconnection point with the transistor is connected to the output node; and a second transistor group connected between the output node and the first power supply; , the fifth of the first conductivity type led to the third human power to the dirt
MOS) transistor, and the first MO of the second conductivity type.
S) Runnostar and third MOS of second conductivity type)
connected between the interconnection point of the transistor and the second power supply;
A part of the r-t includes a logic circuit section consisting of a fifth MOS transistor of the second conductivity type to which the third power is guided, and the third power is connected to a clear direct input or Specified by set direct input 'fr:q! A flip-flop circuit with a J characteristic. (2) Each transistor of the 8g1 conductivity type is a P-channel transistor, each transistor of the second conductivity type is an N-channel transistor, the first power supply is a positive voltage, the second power supply is a ground potential, and the The patented lop circuit is characterized by a clear direct input or a set direct input. (3) Each transistor of the first conductivity type is an N-channel transistor, each transistor of the second conductivity type is a P-channel transistor, and the first power supply is connected to a ground potential.
2. The flip-flop circuit according to claim 1, wherein the power source is a positive voltage, and the third input is a set/direct input or a clear/direct input.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59001314A JPS60145721A (en) | 1984-01-10 | 1984-01-10 | Flip flop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59001314A JPS60145721A (en) | 1984-01-10 | 1984-01-10 | Flip flop circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60145721A true JPS60145721A (en) | 1985-08-01 |
Family
ID=11498033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59001314A Pending JPS60145721A (en) | 1984-01-10 | 1984-01-10 | Flip flop circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60145721A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5384493A (en) * | 1991-10-03 | 1995-01-24 | Nec Corporation | Hi-speed and low-power flip-flop |
| EP0693827A3 (en) * | 1994-07-18 | 1997-10-15 | At & T Corp | Quasi-static adiabatic gates |
| JP2010178120A (en) * | 2009-01-30 | 2010-08-12 | Icom Inc | Dual modulus prescaler |
-
1984
- 1984-01-10 JP JP59001314A patent/JPS60145721A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5384493A (en) * | 1991-10-03 | 1995-01-24 | Nec Corporation | Hi-speed and low-power flip-flop |
| EP0693827A3 (en) * | 1994-07-18 | 1997-10-15 | At & T Corp | Quasi-static adiabatic gates |
| JP2010178120A (en) * | 2009-01-30 | 2010-08-12 | Icom Inc | Dual modulus prescaler |
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