JPS6014346A - Error detecting system - Google Patents

Abstract

PURPOSE:To detect an error in a correct way even though a continuous 2-bit error is contained in a bit assigned to a parity by extracting the contents latched by a latch means at every (n) units to perform a parity check. CONSTITUTION:The output of a PROM6 is once latched by a latch circuit 7 and then supplied to a microprogram executing circuit 8 to produce an address which gives an access to a next microinstruction. This address is sent to the PROM6 through a bus (a). While the output of the circuit 7 is supplied to an error detecting circuit 9. The circuit 9 detects the error based on a parity check matrix. This parity check matrix is constituted as shown by an equation I in such a case where the microinstruction shows 5. Therefore the error can be detected although the continuous two bits are detective since conditions are satisfied with the parities 1P and 2P.

Description

【発明の詳細な説明】 （利用分野） 本発明はエラー検出方式に関するものである。[Detailed description of the invention] (Application field) The present invention relates to an error detection method.

（従来技術） 符来、ファームウェアを格納するメモリとして、ＦＲＯ
Ｍ（プログラマブルリードオンリーメモリ）あるいはＲ
ＡＭ（ランダムアクセスメモリ）等が使用されている。(Prior art) FRO has traditionally been used as memory for storing firmware.
M (programmable read-only memory) or R
AM (Random Access Memory) etc. are used.

これらのメモリに記憶されているマイクロインストラク
ションのワード構成は、１バイト（Ｂｙｔｅ　）＋１パ
リテイビツト（Ｐａｒｉｔｙ　Ｂｉｔ　）方式、２バイ
ト（Ｂｙｔｅ　）＋２パリテイピツト（Ｐａｒｉｔｙ　
Ｂｉｔ、　）　方式、２バイト（Ｂｙｔｅ　）＋１パリ
テイビツト（Ｐａｒｉｔｙ　Ｂｉｔ　）方式等がある。The word structure of the microinstructions stored in these memories is 1 byte + 1 parity bit, 2 bytes + 2 parity bits.
There are the 2-byte (Byte) + 1 parity bit (Parity Bit) method, etc.

第１図は従来のマイクロインストラクションのフォーマ
ントの一例を示す。このフォーマット罠おいては、タイ
プ、Ａオペランド、Ｂオペランド、Ｄオペランド、コン
スタント及びパリティの各フィールドに分かれている。FIG. 1 shows an example of a conventional microinstruction formant. This format trap is divided into type, A operand, B operand, D operand, constant, and parity fields.

そして、パリティの対象は、パリティ１Ｐはバイト■、
パリティ２Ｐはバイト■を対象としている。And the object of parity is parity 1P is byte■,
Parity 2P targets byte ■.

しかしながら、パリティチェック方式である為、同−バ
イト中で２ビツトの誤りが発生すると検出ができないと
いう欠点があった。However, since it uses a parity check method, it has the disadvantage that it cannot detect a 2-bit error in the same byte.

また、近年ｎキロワーｔ’（Ｋｗ）Ｘｍビット（Ｂｉｔ
　）方式のＦＲＯＭが出現している。In addition, in recent years, n kilowatts t' (Kw) x m bits (Bit
) type FROM has appeared.

例えば、ｎＫｗＸ４ビット方式のＦ　ＲＯＭが作られて
いる。第２図はこの方式のＦＲＯＭを用いて、第１図と
同様のマイクロインストラクションを形成した時の説明
図を示す。図において、１〜４はそれぞれｎＫｗＸ４ビ
ットのＦＲＯＭを示し。For example, an nKwX4-bit type FROM is manufactured. FIG. 2 shows an explanatory diagram when a microinstruction similar to that in FIG. 1 is formed using this type of FROM. In the figure, 1 to 4 each indicate an nKw×4-bit FROM.

５はこれらのＦＲＯＭから作られたマイクロインストラ
クションを示す。すなわち、第１のＦＲＯＭｌによって
第１のバイト■の第０〜３ビツト目が作られ、第２のＦ
ＲＯＭ２によって、第１のバイト■の第４〜７ビツト目
までが作られている。同様に、第６のＦＲＯＭ３によっ
て第２のバイト■の第０〜３ビツト目、第４のＦＲＯＭ
４によって第２のバイト■の第４〜７ビツト目が作られ
ている。5 shows microinstructions made from these FROMs. That is, the 0th to 3rd bits of the first byte (2) are created by the first FROM1, and the second FROM
The 4th to 7th bits of the first byte (2) are created by the ROM2. Similarly, the 0th to 3rd bits of the second byte
4, the 4th to 7th bits of the second byte (2) are created.

また、パリティ１Ｐは第１のバイト■をチェックの対象
とし、第２のパリティ２Ｐは第２のバイト■をチェック
の対象としている。Furthermore, the parity 1P targets the first byte ■, and the second parity 2P targets the second byte ■.

そして、この場合のパリティチェックマトリクスは下記
のようになされている。The parity check matrix in this case is as follows.

ＩＰ＝■−０■■−１■■−２■・・・・・・■■−７
２Ｐ−■−０ｒ８）■−１■■−２■・・・・・・■■
−７すなわち、前述のように、パリティ１Ｐは第２図の
バイト■を、パリティ２Ｐは第２図のバイト■をチェッ
クの対象にしている。IP=■-0■■-1■■-2■・・・・・・■■-7
2P-■-0r8)■-1■■-2■・・・・・・■■
-7 That is, as mentioned above, the parity 1P checks the byte ■ in FIG. 2, and the parity 2P checks the byte ■ in FIG.

したがって、従来方式では、ｎ　Ｋｗ　Ｘ　４ピットの
ＩＣを、１つのパリティチェックグループ内でチェック
しているため、例えば、ＦＲＯＭｌに２個のビット誤り
があっても、これを発見することができなかった。Therefore, in the conventional method, an n Kw x 4-pit IC is checked within one parity check group, so even if there are two bit errors in FROMl, for example, this cannot be discovered. Ta.

以上のように、従来のエラー検出方式では、ＦＲＯＭ等
のＩＣの故障を発見する確率が小さいという欠点があっ
た。As described above, the conventional error detection method has the disadvantage that the probability of discovering a failure in an IC such as FROM is small.

（目　的） 本発明の目的は、前記した従来技術の欠点を除去し、従
来１つのパリティが受け持っていたビット中に連続する
２ビツトのエラーがあっても、正しくエラー検出を行な
うことができるエラー検出方式を提供することにある。(Objective) The object of the present invention is to eliminate the drawbacks of the prior art described above, and to be able to correctly detect errors even if there are two successive bit errors in the bits conventionally handled by one parity. The object of the present invention is to provide an error detection method.

（概　要） 本発明の特徴は、ラッチ手段にラッチされた内容を、ｎ
個（ただし、ｎは１以上の整数）置きに取り出１−、パ
リティチェックを行なうようにした点にある。(Overview) A feature of the present invention is that the content latched by the latch means is
The point is that a parity check is performed every second (where n is an integer greater than or equal to 1).

（実施例］ 次に、本発明を実施例によって説明する。本実施例は、
第２図の５に示されるようなマイクロインストラクショ
ンがあった場合、そのパリティチェックマトリクスな以
下の様にする。(Example) Next, the present invention will be explained with reference to an example.
If there is a microinstruction as shown in 5 in FIG. 2, its parity check matrix is as follows.

１ｐ＝■−ｏ（１）−２ｅＯ−４（”Ｆ）■−６■■−
０■■−２■■−４■２−６ ２Ｐ−■−１■■−３■■−５■■−７■■−１■■−
５■■−５■■−７ 本実施例は上記の様にパリティチェックマトリクスを構
成することにより、１つのＩＣ，例えば第２図のＰＲＯ
Ｍ１の出力の連続する２個のビットが故障しても、この
故障によるビット誤りが、ハリティＩＰ、２Ｐの争件に
入っている為検出可能である。したがって、従来方式で
は検出できなかったビット誤りが検出でき、誤りの検出
確率が増加する。1p=■−o(1)−2eO−4(”F)■−6■■−
0■■-2■■-4■2-6 2P-■-1■■-3■■-5■■-7■■-1■■-
5■■-5■■-7 In this embodiment, by configuring the parity check matrix as described above, one IC, for example, the PRO shown in FIG.
Even if two successive bits of the output of M1 fail, it is possible to detect the bit error due to this failure because it is included in the contention of the harness IP and 2P. Therefore, bit errors that could not be detected using conventional methods can be detected, and the probability of error detection increases.

なお、従来方式の場合、上記のようにＩＣの２ビツト出
力が故障すると、この故障に起因するビット誤りはパリ
ティｉＰ、２Ｐのどちらか一方のみにしか属していない
為、この誤りを検出することはできない。In addition, in the case of the conventional method, if the 2-bit output of the IC fails as described above, the bit error caused by this failure only belongs to either parity iP or 2P, so this error cannot be detected. I can't.

第６図に本発明の一実施例のブロック図を示す。FIG. 6 shows a block diagram of an embodiment of the present invention.

ＦＲＯＭ６からの出力は一度ラッチ回路７でラッチされ
る。その後、マイクロプログラム実行回路８へ供給され
、結果的に次のマイクロインストラクションをアクセス
する為のア１゛レスを発生させる。このアドレスはバス
ａを通ってＰＲＯＭ６へ送られる。The output from FROM6 is once latched by latch circuit 7. After that, it is supplied to the microprogram execution circuit 8, and as a result, an address for accessing the next microinstruction is generated. This address is sent to PROM6 via bus a.

一方、ラッチの出力はエラー検出回路９にも供給される
。エラー検出回路９では本発明のパリティチェックマト
リクス釦従ってエラーの検出を行なう。この為、前述の
ように、エラー検出の確率が向上する。On the other hand, the output of the latch is also supplied to the error detection circuit 9. The error detection circuit 9 detects errors according to the parity check matrix button of the present invention. Therefore, as described above, the probability of error detection is improved.

第４図はエラー検出回路の一例を示す回路図である。こ
の回路において、８個の入力１ｏ〜＋７の論理°１“の
個数が奇数であれば、その出力が警１１になる。一方ｔ
ｏ−ｔ、の論理１１１の数が偶数であれば、その出力は
°０１になる。したがって、例えば奇数パリティチェッ
クであれば、該エラー検出回路の出力が論理ＩＱ＋　に
なれば、ビット誤りがあると判断することができる。FIG. 4 is a circuit diagram showing an example of an error detection circuit. In this circuit, if the number of logic degrees 1" of the eight inputs 1o to +7 is an odd number, the output becomes alarm 11. On the other hand, t
If the number of logic 111 of o-t is even, its output will be 01. Therefore, in the case of an odd parity check, for example, if the output of the error detection circuit becomes logic IQ+, it can be determined that there is a bit error.

したがって、本実施例では、ある時刻に、第４図の８個
の入力１．−１７　Ｋ、第２図の■−Ｏ９■−２．・・
・・・・■−４．■−６の各ビットデータを入力させ、
次の時刻に、■−１．■−６，・・・・・・■−５．■
−７の各ビットデータを入力させるようにする。そして
、第４図の回路の出力がｌｉｔになるかｌ　□　ｌ　に
なるかをチェックするようにすればよい。Therefore, in this embodiment, at a certain time, the eight inputs 1. -17 K, ■-O9■-2 in Figure 2.・・・
...■-4. ■-6 each bit data is input,
At the next time, ■-1. ■-6,...■-5. ■
-7 each bit data is input. Then, it is sufficient to check whether the output of the circuit shown in FIG. 4 becomes lit or l □ l .

なお、上記の実施例では、マイクロインストラクション
の内容を１つおきに取出し、パリティチェックを行なっ
たが、本発明はこれに限定されることなく、２個おき、
６″個おき、・・・・・・・・・、に取出しパリティチ
ェックを行なってもよい。また、本発明のエラー検出方
式と従来のエラー検出方式を併用してもよい。Note that in the above embodiment, the contents of every second microinstruction are extracted and the parity check is performed, but the present invention is not limited to this;
The parity check may be performed every 6''. Also, the error detection method of the present invention and the conventional error detection method may be used together.

（効　果） 以上のように、本発明によれば、１つのＩＣ。(effect) As described above, according to the present invention, one IC.

例えば、ｎＫｗＸｍＲＩｔ方式のＦＲＯＭに連続する２
個のビット誤りが生じても、これを発見することができ
る。このため、訓り検出率が向上するという効果がある
。For example, 2 consecutive FROMs in the nKwXmRIt method.
Even if a bit error occurs, it can be detected. This has the effect of improving the learning detection rate.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はマイクロインストラクションフォーマットの一
例を示す図、第２図は従来のｎ　Ｋｗ　Ｘ　４ビット方
式のＦＲＯＭを用いた時のパリティチェックの説明図、
第６図は本発明の一実施例のブロック図、第４図は第３
図のエラー検出回路の一具体例を示す回路図である。 ６・・・ＰＲＯＭ、　７・・・ラッチ回路、８・・・マ
イクロプログラム実行回路、　９・・・エラー検出回路 代理人弁理士　平木　道　人外１名 牙　１　図 青　２　図FIG. 1 is a diagram showing an example of a microinstruction format, and FIG. 2 is an explanatory diagram of parity check when using a conventional n Kw x 4-bit type FROM.
FIG. 6 is a block diagram of one embodiment of the present invention, and FIG. 4 is a block diagram of one embodiment of the present invention.
FIG. 2 is a circuit diagram showing a specific example of the error detection circuit shown in the figure. 6...PROM, 7...Latch circuit, 8...Microprogram execution circuit, 9...Error detection circuit Patent attorney Michi Hiraki 1 Figure Blue 2 Figure

Claims (1)

【特許請求の範囲】[Claims] （］）フファームウニを格納する手段、該手段から読み
出された内容をラッチする手段、および前記ラッチ手段
にランチした内容をｎ個（ただし、ｎは１以上の整数）
置きに取出し、パリティチェ７りを行な５手段を具備し
たことを特徴とするエラー検出方式。(]) A means for storing the firmware, a means for latching the contents read from the means, and n contents launched in the latch means (where n is an integer of 1 or more).
An error detection method characterized by having five means for taking out the data and performing a parity check.