JPS6013574B2 - シフト演算回路 - Google Patents
シフト演算回路Info
- Publication number
- JPS6013574B2 JPS6013574B2 JP11800977A JP11800977A JPS6013574B2 JP S6013574 B2 JPS6013574 B2 JP S6013574B2 JP 11800977 A JP11800977 A JP 11800977A JP 11800977 A JP11800977 A JP 11800977A JP S6013574 B2 JPS6013574 B2 JP S6013574B2
- Authority
- JP
- Japan
- Prior art keywords
- arithmetic unit
- signal
- arithmetic
- output
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【発明の詳細な説明】
本発明はデジタル通信系の所定ブロックのパルスをカウ
ントするための回路に関する。
ントするための回路に関する。
従来、所定ブロックに存在する例えばエラーパルスをカ
ウントするに際し、それぞれのブロックに対応する演算
回路を設けてパルスのカウントを行うことが行われてい
る。
ウントするに際し、それぞれのブロックに対応する演算
回路を設けてパルスのカウントを行うことが行われてい
る。
従来の回路の実施例を第1図に示す。
第1図に示すように信号系列がMビットで1ブロックを
もKブロックで1フレームを構成し、1フレームがNビ
ットとなつている則ちM×K=Nの場合を考える。
もKブロックで1フレームを構成し、1フレームがNビ
ットとなつている則ちM×K=Nの場合を考える。
1フレーム間の信号について例えばパルス誤り率を計算
するため誤り信号“1”の数を単位時間計数すること等
の演算を行なうとき、1ブロックずつシフトさせながら
先ず1からNまで、次にM十1よりM十Nまで、次に2
M+1より2M+Nまでのように計数して行くために第
2図に示す構成の演算回路が知られている。
するため誤り信号“1”の数を単位時間計数すること等
の演算を行なうとき、1ブロックずつシフトさせながら
先ず1からNまで、次にM十1よりM十Nまで、次に2
M+1より2M+Nまでのように計数して行くために第
2図に示す構成の演算回路が知られている。
1フレームを形成するブロック数Kに等しい個数の演算
器AC,,AC2…・・・・・・ACKと、それらを互
いに接続する1ブロック遅延時間を有する遅延装置DL
,DL‐,と、演算器に対応するメモリ回路MM,,M
M2・・・・・・・・・MMKと、総合メモリ装置Mと
を必要とした。
器AC,,AC2…・・・・・・ACKと、それらを互
いに接続する1ブロック遅延時間を有する遅延装置DL
,DL‐,と、演算器に対応するメモリ回路MM,,M
M2・・・・・・・・・MMKと、総合メモリ装置Mと
を必要とした。
本発明は前述の欠点を改善し、構成の簡単な演算回路を
得ることを目的とする。
得ることを目的とする。
第3図は本発明実施例として“1”の信号の数を計数す
る場合の構成を示すブロック図で、SRはシフトレジス
タで、この場合は1フレームのビット数N段のシフトを
するもの、CPは比較回路、AC,は第1演算器でこの
場合通常のカウンタ、AC2は第2演算器でこの場合ア
ップダウンカウンタ、Mは総合メモリ装置を示す。
る場合の構成を示すブロック図で、SRはシフトレジス
タで、この場合は1フレームのビット数N段のシフトを
するもの、CPは比較回路、AC,は第1演算器でこの
場合通常のカウンタ、AC2は第2演算器でこの場合ア
ップダウンカウンタ、Mは総合メモリ装置を示す。
今前述と同様な信号系列でシリアルな1ビット信号が印
加されている時、第1演算器AC,は談入力信号■Kの
“1”の数を1フレーム計数し、その値■を第2演算器
AC2へセットする。例えば第4図に示す信号系列であ
れば1フレーム中に‘‘1”がIN固あるのでそれを2
進数として0100をブリセットする。信号■を現時点
の信号とすると、信号■はシフトレジスタを経た入力信
号で換言すれば1フレーム前の信号となる。信号■と■
が比較回CPで比較され、■が“1”、■が“0”の場
合は第4図比較ハに示すように■信号の対応ビットより
前の1フレーム間を見るプリセットされた“1”の数よ
り多いこととなるのでそのときはカウントアップさせる
よう、また■が“0”、■が“1”の場合(第4図比較
尼ニ)は、前述と逆の理由で第2演算器AC2をカウン
トダウンさせるよう、更に■と■が等しい場合は(第4
図比鮫ホ)AC2の値のそのままとするような信号■を
比較回路CPは第2演算器AC2へ送り出す。なおクロ
ツク1は1ビット率のクロックパルスであって、これに
より第2の演算器AC2が1ビット毎に前述のカウント
アップまたはカウントダウンの動作を繰返して行く。第
2演算器AC2の出力■を総合メモリ装置Mに入力させ
、1ブロック率のクロックパルス2により1ブロック毎
に読み出して出力■を得る。このようにして1ブロック
ずつシフトした形で1フレ印ム間の演算ぐ1”の数の計
数)が行なわれる。若し入力信号にM×K:Nの関係が
維持されているとき信号について前述よりも概略演算で
よければシフト量を2ブロックとする等、他のシフト量
とすこともできる。
加されている時、第1演算器AC,は談入力信号■Kの
“1”の数を1フレーム計数し、その値■を第2演算器
AC2へセットする。例えば第4図に示す信号系列であ
れば1フレーム中に‘‘1”がIN固あるのでそれを2
進数として0100をブリセットする。信号■を現時点
の信号とすると、信号■はシフトレジスタを経た入力信
号で換言すれば1フレーム前の信号となる。信号■と■
が比較回CPで比較され、■が“1”、■が“0”の場
合は第4図比較ハに示すように■信号の対応ビットより
前の1フレーム間を見るプリセットされた“1”の数よ
り多いこととなるのでそのときはカウントアップさせる
よう、また■が“0”、■が“1”の場合(第4図比較
尼ニ)は、前述と逆の理由で第2演算器AC2をカウン
トダウンさせるよう、更に■と■が等しい場合は(第4
図比鮫ホ)AC2の値のそのままとするような信号■を
比較回路CPは第2演算器AC2へ送り出す。なおクロ
ツク1は1ビット率のクロックパルスであって、これに
より第2の演算器AC2が1ビット毎に前述のカウント
アップまたはカウントダウンの動作を繰返して行く。第
2演算器AC2の出力■を総合メモリ装置Mに入力させ
、1ブロック率のクロックパルス2により1ブロック毎
に読み出して出力■を得る。このようにして1ブロック
ずつシフトした形で1フレ印ム間の演算ぐ1”の数の計
数)が行なわれる。若し入力信号にM×K:Nの関係が
維持されているとき信号について前述よりも概略演算で
よければシフト量を2ブロックとする等、他のシフト量
とすこともできる。
以上は“1”の信号を計数する場合について説明したが
カウンタ以外の演算器を使用することにより他の演算を
行なうことも可能である。このようにして本発明による
と演算器を2個とメモリ装置を使用するのみの簡易な要
素により演0算回路を構成し、所望の演算を行なうこと
ができる。
カウンタ以外の演算器を使用することにより他の演算を
行なうことも可能である。このようにして本発明による
と演算器を2個とメモリ装置を使用するのみの簡易な要
素により演0算回路を構成し、所望の演算を行なうこと
ができる。
第1図は入力信号フオーマットを示す図、第2図は従釆
の演算回路の構成例を示す図、第3図はタ本発明実施例
の構成を示す図、第4図は信号の例と比較する状況を説
明する図である。 ■・・・・・・入力信号、■・・・・・・シフトレジス
タを経た信号、AC,……第1演算器、AC2…・・・
第2演算器、CP…・・・比較回路、SR・・・・・・
シフトレジスタ、OM・・・・・・総合メモリ装置。 ※1図 偽4図 知2,多 菊3図
の演算回路の構成例を示す図、第3図はタ本発明実施例
の構成を示す図、第4図は信号の例と比較する状況を説
明する図である。 ■・・・・・・入力信号、■・・・・・・シフトレジス
タを経た信号、AC,……第1演算器、AC2…・・・
第2演算器、CP…・・・比較回路、SR・・・・・・
シフトレジスタ、OM・・・・・・総合メモリ装置。 ※1図 偽4図 知2,多 菊3図
Claims (1)
- 1 入力信号が印加され該入力信号の1フレーム区間信
号の誤り信号の加算演算を行う第1演算器と、1フレー
ム区間のシフトレジスタを経た入力信号と原信号との異
同を比較する比較回路と、第1演算器出力の印加される
第2演算器とを具備し、前記比較回路出力を第2演算器
に印加し、該第2演算器は前記第1演算器出力に前記比
較回路出力を加減算演算し、入力信号を形成する1ブロ
ツクの時間毎に第2演算器の出力を読出すことを特徴と
するシフト演算回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11800977A JPS6013574B2 (ja) | 1977-09-30 | 1977-09-30 | シフト演算回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11800977A JPS6013574B2 (ja) | 1977-09-30 | 1977-09-30 | シフト演算回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5451458A JPS5451458A (en) | 1979-04-23 |
JPS6013574B2 true JPS6013574B2 (ja) | 1985-04-08 |
Family
ID=14725786
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11800977A Expired JPS6013574B2 (ja) | 1977-09-30 | 1977-09-30 | シフト演算回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6013574B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4130265B2 (ja) | 1999-01-20 | 2008-08-06 | 株式会社東芝 | カラー陰極線管およびその製造方法 |
-
1977
- 1977-09-30 JP JP11800977A patent/JPS6013574B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5451458A (en) | 1979-04-23 |
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