JPS6013574B2 - シフト演算回路 - Google Patents
シフト演算回路Info
- Publication number
- JPS6013574B2 JPS6013574B2 JP11800977A JP11800977A JPS6013574B2 JP S6013574 B2 JPS6013574 B2 JP S6013574B2 JP 11800977 A JP11800977 A JP 11800977A JP 11800977 A JP11800977 A JP 11800977A JP S6013574 B2 JPS6013574 B2 JP S6013574B2
- Authority
- JP
- Japan
- Prior art keywords
- arithmetic unit
- signal
- arithmetic
- output
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【発明の詳細な説明】
本発明はデジタル通信系の所定ブロックのパルスをカウ
ントするための回路に関する。
ントするための回路に関する。
従来、所定ブロックに存在する例えばエラーパルスをカ
ウントするに際し、それぞれのブロックに対応する演算
回路を設けてパルスのカウントを行うことが行われてい
る。
ウントするに際し、それぞれのブロックに対応する演算
回路を設けてパルスのカウントを行うことが行われてい
る。
従来の回路の実施例を第１図に示す。
第１図に示すように信号系列がＭビットで１ブロックを
もＫブロックで１フレームを構成し、１フレームがＮビ
ットとなつている則ちＭ×Ｋ＝Ｎの場合を考える。
もＫブロックで１フレームを構成し、１フレームがＮビ
ットとなつている則ちＭ×Ｋ＝Ｎの場合を考える。
１フレーム間の信号について例えばパルス誤り率を計算
するため誤り信号“１”の数を単位時間計数すること等
の演算を行なうとき、１ブロックずつシフトさせながら
先ず１からＮまで、次にＭ十１よりＭ十Ｎまで、次に２
Ｍ＋１より２Ｍ＋Ｎまでのように計数して行くために第
２図に示す構成の演算回路が知られている。
するため誤り信号“１”の数を単位時間計数すること等
の演算を行なうとき、１ブロックずつシフトさせながら
先ず１からＮまで、次にＭ十１よりＭ十Ｎまで、次に２
Ｍ＋１より２Ｍ＋Ｎまでのように計数して行くために第
２図に示す構成の演算回路が知られている。
１フレームを形成するブロック数Ｋに等しい個数の演算
器ＡＣ，，ＡＣ２…・・・・・・ＡＣＫと、それらを互
いに接続する１ブロック遅延時間を有する遅延装置ＤＬ
，ＤＬ‐，と、演算器に対応するメモリ回路ＭＭ，，Ｍ
Ｍ２・・・・・・・・・ＭＭＫと、総合メモリ装置Ｍと
を必要とした。
器ＡＣ，，ＡＣ２…・・・・・・ＡＣＫと、それらを互
いに接続する１ブロック遅延時間を有する遅延装置ＤＬ
，ＤＬ‐，と、演算器に対応するメモリ回路ＭＭ，，Ｍ
Ｍ２・・・・・・・・・ＭＭＫと、総合メモリ装置Ｍと
を必要とした。
本発明は前述の欠点を改善し、構成の簡単な演算回路を
得ることを目的とする。
得ることを目的とする。
第３図は本発明実施例として“１”の信号の数を計数す
る場合の構成を示すブロック図で、ＳＲはシフトレジス
タで、この場合は１フレームのビット数Ｎ段のシフトを
するもの、ＣＰは比較回路、ＡＣ，は第１演算器でこの
場合通常のカウンタ、ＡＣ２は第２演算器でこの場合ア
ップダウンカウンタ、Ｍは総合メモリ装置を示す。
る場合の構成を示すブロック図で、ＳＲはシフトレジス
タで、この場合は１フレームのビット数Ｎ段のシフトを
するもの、ＣＰは比較回路、ＡＣ，は第１演算器でこの
場合通常のカウンタ、ＡＣ２は第２演算器でこの場合ア
ップダウンカウンタ、Ｍは総合メモリ装置を示す。
今前述と同様な信号系列でシリアルな１ビット信号が印
加されている時、第１演算器ＡＣ，は談入力信号■Ｋの
“１”の数を１フレーム計数し、その値■を第２演算器
ＡＣ２へセットする。例えば第４図に示す信号系列であ
れば１フレーム中に‘‘１”がＩＮ固あるのでそれを２
進数として０１００をブリセットする。信号■を現時点
の信号とすると、信号■はシフトレジスタを経た入力信
号で換言すれば１フレーム前の信号となる。信号■と■
が比較回ＣＰで比較され、■が“１”、■が“０”の場
合は第４図比較ハに示すように■信号の対応ビットより
前の１フレーム間を見るプリセットされた“１”の数よ
り多いこととなるのでそのときはカウントアップさせる
よう、また■が“０”、■が“１”の場合（第４図比較
尼ニ）は、前述と逆の理由で第２演算器ＡＣ２をカウン
トダウンさせるよう、更に■と■が等しい場合は（第４
図比鮫ホ）ＡＣ２の値のそのままとするような信号■を
比較回路ＣＰは第２演算器ＡＣ２へ送り出す。なおクロ
ツク１は１ビット率のクロックパルスであって、これに
より第２の演算器ＡＣ２が１ビット毎に前述のカウント
アップまたはカウントダウンの動作を繰返して行く。第
２演算器ＡＣ２の出力■を総合メモリ装置Ｍに入力させ
、１ブロック率のクロックパルス２により１ブロック毎
に読み出して出力■を得る。このようにして１ブロック
ずつシフトした形で１フレ印ム間の演算ぐ１”の数の計
数）が行なわれる。若し入力信号にＭ×Ｋ：Ｎの関係が
維持されているとき信号について前述よりも概略演算で
よければシフト量を２ブロックとする等、他のシフト量
とすこともできる。
加されている時、第１演算器ＡＣ，は談入力信号■Ｋの
“１”の数を１フレーム計数し、その値■を第２演算器
ＡＣ２へセットする。例えば第４図に示す信号系列であ
れば１フレーム中に‘‘１”がＩＮ固あるのでそれを２
進数として０１００をブリセットする。信号■を現時点
の信号とすると、信号■はシフトレジスタを経た入力信
号で換言すれば１フレーム前の信号となる。信号■と■
が比較回ＣＰで比較され、■が“１”、■が“０”の場
合は第４図比較ハに示すように■信号の対応ビットより
前の１フレーム間を見るプリセットされた“１”の数よ
り多いこととなるのでそのときはカウントアップさせる
よう、また■が“０”、■が“１”の場合（第４図比較
尼ニ）は、前述と逆の理由で第２演算器ＡＣ２をカウン
トダウンさせるよう、更に■と■が等しい場合は（第４
図比鮫ホ）ＡＣ２の値のそのままとするような信号■を
比較回路ＣＰは第２演算器ＡＣ２へ送り出す。なおクロ
ツク１は１ビット率のクロックパルスであって、これに
より第２の演算器ＡＣ２が１ビット毎に前述のカウント
アップまたはカウントダウンの動作を繰返して行く。第
２演算器ＡＣ２の出力■を総合メモリ装置Ｍに入力させ
、１ブロック率のクロックパルス２により１ブロック毎
に読み出して出力■を得る。このようにして１ブロック
ずつシフトした形で１フレ印ム間の演算ぐ１”の数の計
数）が行なわれる。若し入力信号にＭ×Ｋ：Ｎの関係が
維持されているとき信号について前述よりも概略演算で
よければシフト量を２ブロックとする等、他のシフト量
とすこともできる。
以上は“１”の信号を計数する場合について説明したが
カウンタ以外の演算器を使用することにより他の演算を
行なうことも可能である。このようにして本発明による
と演算器を２個とメモリ装置を使用するのみの簡易な要
素により演０算回路を構成し、所望の演算を行なうこと
ができる。
カウンタ以外の演算器を使用することにより他の演算を
行なうことも可能である。このようにして本発明による
と演算器を２個とメモリ装置を使用するのみの簡易な要
素により演０算回路を構成し、所望の演算を行なうこと
ができる。
第１図は入力信号フオーマットを示す図、第２図は従釆
の演算回路の構成例を示す図、第３図はタ本発明実施例
の構成を示す図、第４図は信号の例と比較する状況を説
明する図である。 ■・・・・・・入力信号、■・・・・・・シフトレジス
タを経た信号、ＡＣ，……第１演算器、ＡＣ２…・・・
第２演算器、ＣＰ…・・・比較回路、ＳＲ・・・・・・
シフトレジスタ、ＯＭ・・・・・・総合メモリ装置。 ※１図 偽４図 知２，多 菊３図
の演算回路の構成例を示す図、第３図はタ本発明実施例
の構成を示す図、第４図は信号の例と比較する状況を説
明する図である。 ■・・・・・・入力信号、■・・・・・・シフトレジス
タを経た信号、ＡＣ，……第１演算器、ＡＣ２…・・・
第２演算器、ＣＰ…・・・比較回路、ＳＲ・・・・・・
シフトレジスタ、ＯＭ・・・・・・総合メモリ装置。 ※１図 偽４図 知２，多 菊３図
Claims (1)
- １ 入力信号が印加され該入力信号の１フレーム区間信
号の誤り信号の加算演算を行う第１演算器と、１フレー
ム区間のシフトレジスタを経た入力信号と原信号との異
同を比較する比較回路と、第１演算器出力の印加される
第２演算器とを具備し、前記比較回路出力を第２演算器
に印加し、該第２演算器は前記第１演算器出力に前記比
較回路出力を加減算演算し、入力信号を形成する１ブロ
ツクの時間毎に第２演算器の出力を読出すことを特徴と
するシフト演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11800977A JPS6013574B2 (ja) | 1977-09-30 | 1977-09-30 | シフト演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11800977A JPS6013574B2 (ja) | 1977-09-30 | 1977-09-30 | シフト演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5451458A JPS5451458A (en) | 1979-04-23 |
| JPS6013574B2 true JPS6013574B2 (ja) | 1985-04-08 |
Family
ID=14725786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11800977A Expired JPS6013574B2 (ja) | 1977-09-30 | 1977-09-30 | シフト演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6013574B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4130265B2 (ja) | 1999-01-20 | 2008-08-06 | 株式会社東芝 | カラー陰極線管およびその製造方法 |
-
1977
- 1977-09-30 JP JP11800977A patent/JPS6013574B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5451458A (en) | 1979-04-23 |
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