JPS60134953A - デ−タ転送制御装置 - Google Patents
デ−タ転送制御装置Info
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- JPS60134953A JPS60134953A JP58241957A JP24195783A JPS60134953A JP S60134953 A JPS60134953 A JP S60134953A JP 58241957 A JP58241957 A JP 58241957A JP 24195783 A JP24195783 A JP 24195783A JP S60134953 A JPS60134953 A JP S60134953A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はデータ転送制御装置に関し、特に半導体記憶装
置間の大食のデータ転送を制御するに好適なデータ転送
制御装置に関する。
置間の大食のデータ転送を制御するに好適なデータ転送
制御装置に関する。
計算機システムの外部記憶装置に関する問題点の一つは
、転送速度が遅いことである。その対策として、半導体
メモリを使った記憶装置を用いることが考えられるが、
入出力処理装置を介して転送したのでは、転送速度が入
出力処理装置自身の転送能力でおさえられてしまう。一
般に入出力処理装置には、各種の低速な外部記憶装置が
接続されており、高速な半導体メモリを使った記憶装ａ
をも含めて転送制御しようとすると、制御も複雑となり
、半導体メモリの性能を充分に生かしきれない。
、転送速度が遅いことである。その対策として、半導体
メモリを使った記憶装置を用いることが考えられるが、
入出力処理装置を介して転送したのでは、転送速度が入
出力処理装置自身の転送能力でおさえられてしまう。一
般に入出力処理装置には、各種の低速な外部記憶装置が
接続されており、高速な半導体メモリを使った記憶装ａ
をも含めて転送制御しようとすると、制御も複雑となり
、半導体メモリの性能を充分に生かしきれない。
入出力処理装置を介さない半記体記憶装置間のデータ転
送としては、例えば、主記憶装置とバッファ記憶装置間
のデータ転送が知られている。このデータ転送制御では
、１転送要求単位データの転送は高速であるが、このデ
ータ転送制御部としては、処理装置から単位データ転送
命令として転送命令を受け、データ転送制御部自身には
大量データ転送命令を単位データ転送命令に分解する構
成をとっていない。また、一方の記憶装置の応答の遅れ
が、直接もう一方の記憶装置への命令発行に影響を与え
るので、単位データ転送命令を連続的に発行しようとす
る時、制御が複雑となる。
送としては、例えば、主記憶装置とバッファ記憶装置間
のデータ転送が知られている。このデータ転送制御では
、１転送要求単位データの転送は高速であるが、このデ
ータ転送制御部としては、処理装置から単位データ転送
命令として転送命令を受け、データ転送制御部自身には
大量データ転送命令を単位データ転送命令に分解する構
成をとっていない。また、一方の記憶装置の応答の遅れ
が、直接もう一方の記憶装置への命令発行に影響を与え
るので、単位データ転送命令を連続的に発行しようとす
る時、制御が複雑となる。
本発明の目的は、２つの装置間で犬縫データを各装置の
転送能力を最大限に生かして転送するデータ転送制御装
置を提供することにある。
転送能力を最大限に生かして転送するデータ転送制御装
置を提供することにある。
本発明は、処理装置からの大量データ転送要。
求を単一の命令として受けとり、データ転送部制御装置
自身でこの命令を各装置の転送要求単位にまで分解し、
各装置個別に転送要求を発行する。
自身でこの命令を各装置の転送要求単位にまで分解し、
各装置個別に転送要求を発行する。
以下、本発明の一実施例を第１図ないし第５図によＶ説
明する。
明する。
まず、第１図により、本実施例の全体構成について説明
する。処理装置１０からデータ転送制御装置２０への命
令は、転送方向コマンド、記憶装置３０の転送開始ブロ
ックアドレス、記Ｉ憶装置４０の転送開始ブロックアド
レス、転送ブロック数で与えられる。処理装置１０が指
示する１ブロツクは、例えば２５６バイトであるとする
。
する。処理装置１０からデータ転送制御装置２０への命
令は、転送方向コマンド、記憶装置３０の転送開始ブロ
ックアドレス、記Ｉ憶装置４０の転送開始ブロックアド
レス、転送ブロック数で与えられる。処理装置１０が指
示する１ブロツクは、例えば２５６バイトであるとする
。
記憶装置３０への転送要求（以下リクエストと呼ぶ〕の
単位は８バイトであり、記憶装置３０は１リクエストを
１周期時間（マシンサイクル、以下ＭＯと略す）で処理
可能であるとする。記憶装置３０へはデータ転送制御装
＠２０以外の装置からもリクエストが発行され、競合待
ちのため、記憶装置３０はリクエストスタック３１を持
つものとする。
単位は８バイトであり、記憶装置３０は１リクエストを
１周期時間（マシンサイクル、以下ＭＯと略す）で処理
可能であるとする。記憶装置３０へはデータ転送制御装
＠２０以外の装置からもリクエストが発行され、競合待
ちのため、記憶装置３０はリクエストスタック３１を持
つものとする。
記憶装Ｒ４０へのリクエストの単位は６４バイトであり
、記憶装置４０は１リクエストを８ＭＣで処理可能であ
るとする。記憶装置４０へは、リフレッシュ要求を除い
て、データ転送制御装置２０かうのみリクエストが発行
されろものとする。記憶装置４０はリフレッシュ要求を
４ＭＣで処理できるものとする。
、記憶装置４０は１リクエストを８ＭＣで処理可能であ
るとする。記憶装置４０へは、リフレッシュ要求を除い
て、データ転送制御装置２０かうのみリクエストが発行
されろものとする。記憶装置４０はリフレッシュ要求を
４ＭＣで処理できるものとする。
次に、データ転送制御装置２０の構成につい。
て説明する。解読・分解回路２１は、処理装置１０かも
の命令を解読し、１ブロック単位の転送命令に分解して
リクエスタ２６およびリクエスタ２４１／Ｃ伝達する。
の命令を解読し、１ブロック単位の転送命令に分解して
リクエスタ２６およびリクエスタ２４１／Ｃ伝達する。
リフレッシュ回路２２は。
記憶装置４０へのリフレッシュ要求を生成する。
データバッファ２５は、転送途中のデータを保持する。
データバッファ制御回路２６は、データバッファ２５へ
の書込みおよヒデータバツファ２５からの読出しを制御
する。
の書込みおよヒデータバツファ２５からの読出しを制御
する。
リクエスタ２３は、解読・分解回路２１からの１ブロツ
ク転送命令を受けて記憶装＃３０へ８バイトリクエスト
を５２回発行する。リクエスタ２４は、解読・分解回路
２１からの１ブロツク転送命令を受けて記憶装置４０へ
６４バイトリクエストを４回発行する。リクエスタ２４
は、また、リフレッシュ回路２２からのリフレッシュ要
求を記憶装置４０へ伝達する。
ク転送命令を受けて記憶装＃３０へ８バイトリクエスト
を５２回発行する。リクエスタ２４は、解読・分解回路
２１からの１ブロツク転送命令を受けて記憶装置４０へ
６４バイトリクエストを４回発行する。リクエスタ２４
は、また、リフレッシュ回路２２からのリフレッシュ要
求を記憶装置４０へ伝達する。
次に、記憶装置５０から記憶装置４０へのデータ転送動
作について第１図ないし第５図にしたがって説明する。
作について第１図ないし第５図にしたがって説明する。
処理装置１０より命令がくると、解読・分解回路２１（
第２図参照）は、処理装＠１０からの転送方向コマンド
、記憶装置３０の転送開始ブロックアドレス、記憶装置
４０の転送開始ブロックアドレス、転送ブロック数？：
、それぞれ、コマンドレジスタ２１１、Ａブロックアド
レスレジスタ２１２、Ｂブロックアドレスレジスタ２１
３、残りブロック数レジスタ２１４にセットする。制御
部２１５はレジスタ２１１のコマンドを解読する。記憶
装置３０から記憶装置４０への転送とすると、線２１５
１を介してリクエスタ２３へ１ブロック読出し命令を発
行する。
第２図参照）は、処理装＠１０からの転送方向コマンド
、記憶装置３０の転送開始ブロックアドレス、記憶装置
４０の転送開始ブロックアドレス、転送ブロック数？：
、それぞれ、コマンドレジスタ２１１、Ａブロックアド
レスレジスタ２１２、Ｂブロックアドレスレジスタ２１
３、残りブロック数レジスタ２１４にセットする。制御
部２１５はレジスタ２１１のコマンドを解読する。記憶
装置３０から記憶装置４０への転送とすると、線２１５
１を介してリクエスタ２３へ１ブロック読出し命令を発
行する。
同時にＡブロックアドレスレジスタ２１２の記憶装置３
０のブロックアドレスも線２１２１’４介して、リクエ
スタ２５に送る。制御部２１５はまた線２１５２を介し
てリクエスタ２４へ１ブロック書込み命令を発行する。
０のブロックアドレスも線２１２１’４介して、リクエ
スタ２５に送る。制御部２１５はまた線２１５２を介し
てリクエスタ２４へ１ブロック書込み命令を発行する。
同時にＢブロックアドレスレジスタ２１３の記憶装置４
０のブロックアドレスも線２１３１を介して、リクエス
タ２４に送る。
０のブロックアドレスも線２１３１を介して、リクエス
タ２４に送る。
制御部２１５は線２１５３を介してデータバッファ制御
回路２６に転送方向を指示する。さらに、リクエスタ２
３および２４に１ブロック転送命令発行後、加算器２１
６．２１７および減算器２１８を用い、Ａブロックアド
レスレジスタ２１２およびＢブロックアドレスレジスタ
２１３の内容を１増し、残りブロック数レジスタ２１４
の内容を１減じる。
回路２６に転送方向を指示する。さらに、リクエスタ２
３および２４に１ブロック転送命令発行後、加算器２１
６．２１７および減算器２１８を用い、Ａブロックアド
レスレジスタ２１２およびＢブロックアドレスレジスタ
２１３の内容を１増し、残りブロック数レジスタ２１４
の内容を１減じる。
リクエスタ２３（第３図参照）は、解読・分解回路２１
より制御部２６８で１ブロック読出し命令を受けると、
解読・分解回路２１より与えられブロックアドレスレジ
スタ２３１にセットされた記憶装置６０のブロックアド
レスを線２３１１を介して、ブロック内アドレスレジス
タ２３２と加算器２３４から自ら順次生成するブロック
内８バイトアドレスを線２６２１を介して夫々付して記
憶装置３０へ８バイト読出しリクエストを線２３８１
Ｙ介して１ＭＣピッチで３２回発行する。ただし、デー
タバッファ制御回路２６より線２６３１Ｙ介して与えら
れるデータバク７ア２５に空きがないと報告された場合
、およびリクエストに対する記憶装置６００線６００を
介して与えられる応答から、記憶装置３０のリクエスト
スタックに空きがないことが判明した場合には、リクエ
スト発行を保留する。リクエスト発行数レジスタ２３３
は、記憶装置３０ヘリクエストが発行されると＋１され
、記憶装置３０よｐ応答が返ってくると−１される。リ
クエスト発行数レジスタ２３３の内容が、記憶装置３０
のリクエストスタック数と一致したことを検出回路２３
７で検出すると、リクエスト発行を保留する。リクエス
タ２３は、リクエストを３２回発行したことを検出回路
２３６で検出すると、１ブロツク転送完了を線２３８３
を介して解読・分解回路２１に知らせる。
より制御部２６８で１ブロック読出し命令を受けると、
解読・分解回路２１より与えられブロックアドレスレジ
スタ２３１にセットされた記憶装置６０のブロックアド
レスを線２３１１を介して、ブロック内アドレスレジス
タ２３２と加算器２３４から自ら順次生成するブロック
内８バイトアドレスを線２６２１を介して夫々付して記
憶装置３０へ８バイト読出しリクエストを線２３８１
Ｙ介して１ＭＣピッチで３２回発行する。ただし、デー
タバッファ制御回路２６より線２６３１Ｙ介して与えら
れるデータバク７ア２５に空きがないと報告された場合
、およびリクエストに対する記憶装置６００線６００を
介して与えられる応答から、記憶装置３０のリクエスト
スタックに空きがないことが判明した場合には、リクエ
スト発行を保留する。リクエスト発行数レジスタ２３３
は、記憶装置３０ヘリクエストが発行されると＋１され
、記憶装置３０よｐ応答が返ってくると−１される。リ
クエスト発行数レジスタ２３３の内容が、記憶装置３０
のリクエストスタック数と一致したことを検出回路２３
７で検出すると、リクエスト発行を保留する。リクエス
タ２３は、リクエストを３２回発行したことを検出回路
２３６で検出すると、１ブロツク転送完了を線２３８３
を介して解読・分解回路２１に知らせる。
記憶装［５０ば、リクエスタ２６からの８バイト読出し
リクエストｖ受付けると、応答信号３００を出すととも
に読出しを実行する。読出しが完了すると読出しデータ
をデータ線６２０にのせ、データ送出信号３１０を出す
。
リクエストｖ受付けると、応答信号３００を出すととも
に読出しを実行する。読出しが完了すると読出しデータ
をデータ線６２０にのせ、データ送出信号３１０を出す
。
データバッファ制御回路２６（第５図参照）は解読・分
解回路２１から課２１５３を介して制御部２６５に与え
られる転送方向指示で転送方向を認知する。データバッ
ファ制御回路２６は、記憶装置３０からのデータ送出信
号６１０を受けて、記憶装置６０からの読出しデータを
データバッファ２５に嘗き込むとともに、バッファデー
タ量レジスタ２６１の内容を１増しリクエスタ２３およ
び２４に、データ保持量が増えたことを線２６３１．２
６３２を介して知らせる。
解回路２１から課２１５３を介して制御部２６５に与え
られる転送方向指示で転送方向を認知する。データバッ
ファ制御回路２６は、記憶装置３０からのデータ送出信
号６１０を受けて、記憶装置６０からの読出しデータを
データバッファ２５に嘗き込むとともに、バッファデー
タ量レジスタ２６１の内容を１増しリクエスタ２３およ
び２４に、データ保持量が増えたことを線２６３１．２
６３２を介して知らせる。
リクエスタ２４（第４図参照）は解読・分解回路２１よ
り制御部２４８で１ブロック書込み命令を受けると、解
読・分解回路２１よＶもたらされブロックアドレスレジ
スタ２４１ｉＣセツトされた記憶装置４０のブロックア
ドレスを線２４１１を介して、ブロック内アドレスレジ
スタ２４２と加算器２４４から自ら順次生成するブロッ
ク内６４バイトアドレスを線２４２１を介して夫々付し
て記憶装置４０へ６４バイト書込みリクエストを線２４
２１ Ｙ介して８ＭＣピッチで４回発行する。ただし、
データバッファ制御回路２６より線２６３２を介して与
えられ番データバッファ２５に転送データが貯っていな
いと報告された場合、リフレッシュ回路２２よりリフレ
ッシュ要求があった場合、記憶装置４０へ〃フレツシー
要求発行後一定時間、リクエストの発行を保留する。リ
クエストサイクルレジスタ２４３は、記憶装置４０へリ
クエストまたはりフレツシー要求が発行されると、１Ｍ
Ｃ毎に＋１される。検出回路２４７がリクエスト発行後
８ＭＣ以上経過していないこと、またはリフレッシュ要
求発行後ＡＭＣ以上経過していないことを検出している
間は、次のリクエストあるいはリフレッシュ要求の発行
を保留する。リクエスタ２４の制御部２４８は、記憶装
置４０への線２４８１を介してのリクエスト発行毎に、
データバッファ制御回路２６に線２４８２を介してデー
タバッファからのデータの読出しを要求する。
り制御部２４８で１ブロック書込み命令を受けると、解
読・分解回路２１よＶもたらされブロックアドレスレジ
スタ２４１ｉＣセツトされた記憶装置４０のブロックア
ドレスを線２４１１を介して、ブロック内アドレスレジ
スタ２４２と加算器２４４から自ら順次生成するブロッ
ク内６４バイトアドレスを線２４２１を介して夫々付し
て記憶装置４０へ６４バイト書込みリクエストを線２４
２１ Ｙ介して８ＭＣピッチで４回発行する。ただし、
データバッファ制御回路２６より線２６３２を介して与
えられ番データバッファ２５に転送データが貯っていな
いと報告された場合、リフレッシュ回路２２よりリフレ
ッシュ要求があった場合、記憶装置４０へ〃フレツシー
要求発行後一定時間、リクエストの発行を保留する。リ
クエストサイクルレジスタ２４３は、記憶装置４０へリ
クエストまたはりフレツシー要求が発行されると、１Ｍ
Ｃ毎に＋１される。検出回路２４７がリクエスト発行後
８ＭＣ以上経過していないこと、またはリフレッシュ要
求発行後ＡＭＣ以上経過していないことを検出している
間は、次のリクエストあるいはリフレッシュ要求の発行
を保留する。リクエスタ２４の制御部２４８は、記憶装
置４０への線２４８１を介してのリクエスト発行毎に、
データバッファ制御回路２６に線２４８２を介してデー
タバッファからのデータの読出しを要求する。
リクエストを４回発行したことを検出回路２４６で検出
すると、リクエスタ２４は、１ブロツク転送完了を線２
４８４を介して解読・分解回路２１に知らせる。
すると、リクエスタ２４は、１ブロツク転送完了を線２
４８４を介して解読・分解回路２１に知らせる。
データバッファ制御回路２６（第５図参照）は、リクエ
スタ２４からのデータバッファ読出し要求を受けて、先
入先出順にデータを読み出し、データ線４２０にのせる
とともに、バッファデータ索しジスタ２６１の内容を８
減じ、データ保持量が減じたことをリクエスタ２６およ
び２４に線２６３１．２６５２ｆ２ｒ：介して知らせる
。
スタ２４からのデータバッファ読出し要求を受けて、先
入先出順にデータを読み出し、データ線４２０にのせる
とともに、バッファデータ索しジスタ２６１の内容を８
減じ、データ保持量が減じたことをリクエスタ２６およ
び２４に線２６３１．２６５２ｆ２ｒ：介して知らせる
。
記憶袋９１４０はリクエスタ２４かもの書込みリクエス
トを受けて、データ線４２０上のデータを書込む。
トを受けて、データ線４２０上のデータを書込む。
解読・分解回路２１（第２図参照）は、リクエスタ２６
および２４からの１ブロツク転送完了報告を受けると、
転送ブロック数が０になっているかどうかを検出回路２
１９でチェックする。０になっていなげれば、再び上述
の動作を実行する。０になっていれば転送動作を終了し
処理装置１０に線２１５０を介して動作終了を報告する
。
および２４からの１ブロツク転送完了報告を受けると、
転送ブロック数が０になっているかどうかを検出回路２
１９でチェックする。０になっていなげれば、再び上述
の動作を実行する。０になっていれば転送動作を終了し
処理装置１０に線２１５０を介して動作終了を報告する
。
記憶装置４０から記憶装置３０への転送動作は、上記転
送動作に準するので、説明は省略する。
送動作に準するので、説明は省略する。
なお、上記実施例では、解読・分解回路２１が、リクエ
スト２３および２４からの１ブロツク転送完了報告を待
って、次の１ブロツク転送要求を発行するので、各リク
エスタから記憶装置へのリクエスト発行が途切れること
があるがこの中断は、各リクエスタに解読・分解回路２
１からの１ブロツク転送要求のスタックを設けることＶ
Ｃなｆ）なくすことができるのは自明である。
スト２３および２４からの１ブロツク転送完了報告を待
って、次の１ブロツク転送要求を発行するので、各リク
エスタから記憶装置へのリクエスト発行が途切れること
があるがこの中断は、各リクエスタに解読・分解回路２
１からの１ブロツク転送要求のスタックを設けることＶ
Ｃなｆ）なくすことができるのは自明である。
本実施例によれば、リクエスタ２５および２４が、それ
ぞれ記憶装置３０および４０ヘリクエストを発行するの
と同時に、転送要求単位への命令分解を行なうので、記
憶装置３Ｏおよび４０の転送能力を最大限に引き出すこ
とが可能である。
ぞれ記憶装置３０および４０ヘリクエストを発行するの
と同時に、転送要求単位への命令分解を行なうので、記
憶装置３Ｏおよび４０の転送能力を最大限に引き出すこ
とが可能である。
本実施例によれば、記憶装置３０および４０と接続する
だめの固有の論理がリクエスト２３および２４に局所化
されるので、制御が容易となる。
だめの固有の論理がリクエスト２３および２４に局所化
されるので、制御が容易となる。
本発明によれば、各装置の転送要求単位への命令分解を
、データ転送制御装置内で、各装置個別に行なうので、
各装置の転送速度に合わせた命令分解が可能となり、大
量データの高速転送が実現できる。上記の命令分解に先
立ち、各装置に共通な単位への命令分解を行なうので、
各装置に対して個々に設けるべき論理を局所化でき、制
御が容易になる。
、データ転送制御装置内で、各装置個別に行なうので、
各装置の転送速度に合わせた命令分解が可能となり、大
量データの高速転送が実現できる。上記の命令分解に先
立ち、各装置に共通な単位への命令分解を行なうので、
各装置に対して個々に設けるべき論理を局所化でき、制
御が容易になる。
第１図は本発明のデータ転送制御装置の一実施例の全体
構成図、第２図、第６図、第４図、第５図は、それぞれ
、第１図の解読・分解回路２１、リクエスタ２３、リク
エスタ２４、データバッファ制御回路２６の構成図であ
る。 １０・・・処理装置、２０・・・データ転送制御装置、
３０・・・記憶装置、４０・・・記憶装置、２１・・・
解読・分解回路、２２・・・リフレッシュ回路、２３・
・・リクエスタ、２４・・・リクエスタ、２５・・・デ
ータバッファ、２６・・・データバッファ制ｍ 回路代
理人弁理士 高 橋 明 夫 ８１ 図 ６２図 第３図 ３ 手続補正書（自発） 事件の表示 昭和５８ 年特許願第 ２４１９５７ 号発明の名称
データ転送制御装置 補止をする者 ＩＲＩとの聞１ 特許出願人 名 称 （５１０）株式会＞４： ＥＴ 立 製イ乍
所載 理 人 補正の対象 願書の発明者の欄、明細書の発明の詳細な
説明の欄、図面。 補正の内容 １、 願書の第１頁、発明者の欄において［（ほか１名
）とあるを、Ｖ （＃ｔか２名）」と訂正するｂ２、
明細書第８頁第１０行、「与えられる」とあるを削除す
る。 ３ 同じく第１０頁第１０行、［線２４２１ Ｊ とあ
るな「線２４８１ Ｊと訂正する。 ４ 同じく第１０頁第１２行、「与えられる」とあるを
削除する。 ５、 同じく第１０頁第１４行、「場合、」とあるな、
［場合ただちに、また］と訂正する。 ＆ 同じく第１２頁第１５行、「リクエスト２５」とあ
るな、「リクエスタ２５」と訂正する。 Ｚ 同じく第１５頁第１行、「ことになり」とある。 を、「ことにより」と訂正する。 ８ 同じく第１５頁第９行、「リクエスト２５」とある
を、「リクエスタ２５」と訂正する。 ９ 図面第２図、第４図および第５図を添附別紙図面第
２図、第４図および第５図に訂正する。 以上 第 ２ 図 ＩＱ ２３ ２４ ２６ ２３ ２４ 第 ＋ 図 第 ５ 図 塁
構成図、第２図、第６図、第４図、第５図は、それぞれ
、第１図の解読・分解回路２１、リクエスタ２３、リク
エスタ２４、データバッファ制御回路２６の構成図であ
る。 １０・・・処理装置、２０・・・データ転送制御装置、
３０・・・記憶装置、４０・・・記憶装置、２１・・・
解読・分解回路、２２・・・リフレッシュ回路、２３・
・・リクエスタ、２４・・・リクエスタ、２５・・・デ
ータバッファ、２６・・・データバッファ制ｍ 回路代
理人弁理士 高 橋 明 夫 ８１ 図 ６２図 第３図 ３ 手続補正書（自発） 事件の表示 昭和５８ 年特許願第 ２４１９５７ 号発明の名称
データ転送制御装置 補止をする者 ＩＲＩとの聞１ 特許出願人 名 称 （５１０）株式会＞４： ＥＴ 立 製イ乍
所載 理 人 補正の対象 願書の発明者の欄、明細書の発明の詳細な
説明の欄、図面。 補正の内容 １、 願書の第１頁、発明者の欄において［（ほか１名
）とあるを、Ｖ （＃ｔか２名）」と訂正するｂ２、
明細書第８頁第１０行、「与えられる」とあるを削除す
る。 ３ 同じく第１０頁第１０行、［線２４２１ Ｊ とあ
るな「線２４８１ Ｊと訂正する。 ４ 同じく第１０頁第１２行、「与えられる」とあるを
削除する。 ５、 同じく第１０頁第１４行、「場合、」とあるな、
［場合ただちに、また］と訂正する。 ＆ 同じく第１２頁第１５行、「リクエスト２５」とあ
るな、「リクエスタ２５」と訂正する。 Ｚ 同じく第１５頁第１行、「ことになり」とある。 を、「ことにより」と訂正する。 ８ 同じく第１５頁第９行、「リクエスト２５」とある
を、「リクエスタ２５」と訂正する。 ９ 図面第２図、第４図および第５図を添附別紙図面第
２図、第４図および第５図に訂正する。 以上 第 ２ 図 ＩＱ ２３ ２４ ２６ ２３ ２４ 第 ＋ 図 第 ５ 図 塁
Claims (1)
- 【特許請求の範囲】 １、 処理装置からの命令に基づいて、２つの装置人お
よびＢ間のデータ転送を制御するデータ転送制御装置に
おいて、前記処理装置からの命令を分解する第１の命令
分解手段と、前記第１の命令分解手段により分解された
命令をさらに前記装置人の転送要求単位にまで分解し、
装置Ａに転送要求を発行する手段と、前記第１の命令分
解手段によ９分、解された命令をさらに前記装置Ｂの転
送要求単位にまで分解し、前記装置Ｂに転送要求を発行
する手段とを有することを特徴とするデータ転送制御装
置。 ２、特許請求の範囲第１項記載のデータ転送制御装置に
おいて、前記装置Ａ、Ｂ間のデータ転送を、転送途中の
データを保持するデータ保持手段を介して行い、該デー
タ保持手段により保持されているデータ量に応じて前記
２つの発行手段は夫々装置ＡおよびＢへの前記転送要求
の発行を許可あるいは保留することを特徴とするデータ
転送制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58241957A JPS60134953A (ja) | 1983-12-23 | 1983-12-23 | デ−タ転送制御装置 |
| US06/684,293 US4719563A (en) | 1983-12-23 | 1984-12-20 | Data transmission control device for controlling transfer of large amounts of data between two memory units |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58241957A JPS60134953A (ja) | 1983-12-23 | 1983-12-23 | デ−タ転送制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60134953A true JPS60134953A (ja) | 1985-07-18 |
Family
ID=17082086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58241957A Pending JPS60134953A (ja) | 1983-12-23 | 1983-12-23 | デ−タ転送制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4719563A (ja) |
| JP (1) | JPS60134953A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113971151A (zh) * | 2021-10-28 | 2022-01-25 | 上海兆芯集成电路有限公司 | 串行传输控制器及其数据传输方法 |
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-
1983
- 1983-12-23 JP JP58241957A patent/JPS60134953A/ja active Pending
-
1984
- 1984-12-20 US US06/684,293 patent/US4719563A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US4719563A (en) | 1988-01-12 |
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