JPS60131055U - memory device - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来のメモリ装置の構成を示す図、第２図はこ
の考案によるメモリ装置の構成を示す図、第３図はこの
考案によるメモリ装置の動作を説明するための図であり
図中１，９はメモリ装置、２はメモリアドレスレジスタ
、３．１０はメモリバッファレジスタ、４．ｉｌはパリ
ティエラー検出回路、５，８．１２はフリップフロップ
、６はコントロールメモリ制御回路、７はコントロール
メモリ、１３は内部パスである。なお、図中同一あるい
は相当部分−には同一符号を付して示しである。 補正　昭６０．３．２２ −　　−実用新案登録請求の範囲を次のよう−に補正す
る。 Ｏ１実用新案登録請求の範囲 一　電子計算−のプログラムおよびデータを記憶、をメ
モ刃と、このメモリから読出したデータを一旦格納する
メモリバッファレジスタと、メモリバッファレジスタ内
のデータが正しく、＞か否かをチェツー　りするパリテ
ィエラー検出回路と、このパリティエラー検出回路の出
力をホールドするフリツブフ−ロッゾとをそれぞれ二つ
備えるとともに、さらに−ンモリアドレスを指定するメ
モリアドレスシジスタと、メモリバッファレジスタとの
データ転送を行う内部バス、と、こ些ら゛を制御するマ
イクロスロダラムを格納するコントロールメモリと制御
回路−とを備え、上記Ｅつのメモリのうちの一方のメモ
リから読出したデータが、上記のバリディエラ一枚用回
路によりエラーと判定された場合、−同一内　　　−容
を書込んであるもう一方のメモリからの読出し一データ
を回部バスを経由して転送し、誤ったメモリの内容をマ
ーイクロプログラムの制御に′より打止するように構成
したことを特徴とするメモリ装置。FIG. 1 is a diagram showing the configuration of a conventional memory device, FIG. 2 is a diagram showing the configuration of a memory device according to this invention, and FIG. 3 is a diagram for explaining the operation of the memory device according to this invention. 1 and 9 are memory devices, 2 is a memory address register, 3.10 is a memory buffer register, 4. il is a parity error detection circuit, 5, 8, 12 are flip-flops, 6 is a control memory control circuit, 7 is a control memory, and 13 is an internal path. It should be noted that the same or corresponding parts in the figures are indicated by the same reference numerals. Amendment March 22, 1980 - The scope of claims for utility model registration is amended as follows. O1 Utility Model Registration Scope of Claims 1.A memo blade that stores programs and data for electronic calculation, a memory buffer register that temporarily stores data read from this memory, and whether the data in the memory buffer register is correct or not. It is equipped with two parity error detection circuits for checking the parity error detection circuit and two frits buffers for holding the output of the parity error detection circuit, and a memory address register for specifying the memory address and a memory buffer register. an internal bus for data transfer, and a control memory and a control circuit for storing a microslot ram that controls these parts, and the data read from one of the E memories is If an error is determined by the circuit for one Validier, - the data read from the other memory in which the same content has been written is transferred via the circuit bus, and the incorrect memory content is removed. A memory device characterized in that the control of a microprogram is terminated by '.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 電子計算機のプログラムおよびデータを記憶をメモリと
、このメモリから読出したデータを一旦格納するメモリ
バッファレジスタと、メモリバッファレジスタ内のデー
タが正しいか否かをチェックするパリティエラー検出回
路と、このパリティエラー検出回路の出力をホールドす
るフリップフロップとをそれぞれ二つ備えるとともに、
さらにメモリアドレスを指定するメモリアドレスレジス
タと、メモリバッファレジスタとのデータ転送を行う内
部パスと、これらを制御するマイクロプログラムを格納
するコントロールメモリと制御回路とを備え、上記二つ
のメモリのうちの一方のメモリから読出したデータが、
−上記のパリティエラー検出回路によりエラーと判定さ
れた場合、同一内容を書込んであるもう一方のメモリか
らの読出しデータを内部パスを経由して転送し、誤った
メモリの内容をマイクロプログラムの制御により訂正す
るように構成したことを特徴とするメモリ装置。A memory that stores computer programs and data, a memory buffer register that temporarily stores data read from this memory, a parity error detection circuit that checks whether the data in the memory buffer register is correct, and a parity error detection circuit that checks whether the data in the memory buffer register is correct. In addition to each having two flip-flops that hold the output of the detection circuit,
Furthermore, it is equipped with a memory address register that specifies a memory address, an internal path that transfers data to and from the memory buffer register, and a control memory and a control circuit that store a microprogram that controls these. The data read from the memory of
- If an error is determined by the above parity error detection circuit, the read data from the other memory in which the same contents have been written is transferred via the internal path, and the contents of the erroneous memory are controlled by the microprogram. What is claimed is: 1. A memory device characterized in that the memory device is configured to perform correction according to the method.