JPS60127757A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS60127757A JPS60127757A JP58235122A JP23512283A JPS60127757A JP S60127757 A JPS60127757 A JP S60127757A JP 58235122 A JP58235122 A JP 58235122A JP 23512283 A JP23512283 A JP 23512283A JP S60127757 A JPS60127757 A JP S60127757A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- memory device
- semiconductor memory
- wiring
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 230000005669 field effect Effects 0.000 claims abstract description 5
- 230000010354 integration Effects 0.000 abstract description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Semiconductor Memories (AREA)
- Junction Field-Effect Transistors (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、例えばスタティック・ランダム・アクセス・
メモリ （ｓｔａｔｉｃ ｒａｎｄｏｍａｃｃｅｓｓ
ｍｅｍｏｒｙ：ＳＲＡＭ）などを高密度集積化するのに
好適な配線を有する半導体記憶装置に関する。
メモリ （ｓｔａｔｉｃ ｒａｎｄｏｍａｃｃｅｓｓ
ｍｅｍｏｒｙ：ＳＲＡＭ）などを高密度集積化するのに
好適な配線を有する半導体記憶装置に関する。
従来技術と問題点
従来、例えばＧａＡｓ系電界効果トランジスタを用いた
半導体記憶装置に於ける電極及び配線を作製する場合、
ソース領域及びドレイン領域にコンタクトするソース電
極及びドレイン電極を形成し、次いで、ゲート電極を形
成し、次いで、全面に例えば二酸化シリコンからなる絶
縁膜を形成し、次いで、その絶縁膜に電極コンタクト窓
を形成し、次いで、全面に配線金属膜を形成し、それを
バターニングすることに依り前記電極とコンタクトする
配線を得るような工程を採っている。
半導体記憶装置に於ける電極及び配線を作製する場合、
ソース領域及びドレイン領域にコンタクトするソース電
極及びドレイン電極を形成し、次いで、ゲート電極を形
成し、次いで、全面に例えば二酸化シリコンからなる絶
縁膜を形成し、次いで、その絶縁膜に電極コンタクト窓
を形成し、次いで、全面に配線金属膜を形成し、それを
バターニングすることに依り前記電極とコンタクトする
配線を得るような工程を採っている。
一般に、半導体装置に於りる多層配線は、半導体装置を
高密度集積化する為に案出されたものであることば床り
知られているが、全ての電極に対して多層配線を適用す
ると、多数の電極コンタクト部分が必要となる。
高密度集積化する為に案出されたものであることば床り
知られているが、全ての電極に対して多層配線を適用す
ると、多数の電極コンタクト部分が必要となる。
通常、電極コンタクト部分は、４電極コンタクト窓と位
置合わせする必要から余裕を採って大きく形成してあり
、それに依る占有面積の増加は、特に前記したような半
導体記憶装置では相当なものとなる。
置合わせする必要から余裕を採って大きく形成してあり
、それに依る占有面積の増加は、特に前記したような半
導体記憶装置では相当なものとなる。
発明の目的
本発明は、配線を工夫して電極コンタクト部分の数を減
少させ、高密度集積化を可能とした半導体記憶装置を提
供する。
少させ、高密度集積化を可能とした半導体記憶装置を提
供する。
発明の構成
本発明の半導体記憶装置では、ショットキ・ゲート電界
効果トランジスタで構成されたメモリ・セルと、該メモ
リ・セルに於けるオーミック電極と、そのオーミック電
極を引出し且つ延在さ垂て形成した電源配線とを備えて
なる構成を採っているので、電極コンタクト部分の数は
減少され、高密度集積化が可能となる。 発明 の実施例 第１図は本発明を適用する半導体記憶装置の一例を表す
要部回路図である。
効果トランジスタで構成されたメモリ・セルと、該メモ
リ・セルに於けるオーミック電極と、そのオーミック電
極を引出し且つ延在さ垂て形成した電源配線とを備えて
なる構成を採っているので、電極コンタクト部分の数は
減少され、高密度集積化が可能となる。 発明 の実施例 第１図は本発明を適用する半導体記憶装置の一例を表す
要部回路図である。
図に於いて、Ｑｌ、Ｑ２．Ｑ３．Ｑ４はメモリ・セルを
構成するトランジスタ、Ｑ５．Ｑ６はトランスファ・ゲ
ート用トランジスタ、ＷＬはワード線、ＢＴ及び「了は
ビット線をそれぞれ示しいる。尚、図示のトランジスタ
のうち、ゲートが単線で示されているものはエンハンス
メント型であり、複線で示されているものはディプレッ
ション型であることを示している。
構成するトランジスタ、Ｑ５．Ｑ６はトランスファ・ゲ
ート用トランジスタ、ＷＬはワード線、ＢＴ及び「了は
ビット線をそれぞれ示しいる。尚、図示のトランジスタ
のうち、ゲートが単線で示されているものはエンハンス
メント型であり、複線で示されているものはディプレッ
ション型であることを示している。
この回路は、通常の６トランジスタを用いたＳＲＡＭセ
ルである。
ルである。
第２図は第１図に示した回路を装置として具体化した場
合の要部平面図であり、第１図に関して説明した部分と
同部分は同記号で指示しである。
合の要部平面図であり、第１図に関して説明した部分と
同部分は同記号で指示しである。
図に於いて、Ｖ、Ｌは正側電源レベルＶＤＤを供給する
電源配線、ＧＮＤは接地側電源レベル■ｓｓを供給する
配線、ＤＩ、Ｄ２．Ｄ３、Ｄ４はトランジスタＱ１．Ｑ
２．Ｑ３．Ｑ４のドレイン、３１゜Ｓ２．Ｓ３．Ｓ４は
トランジスタＱｌ、Ｑ２．Ｑ３、Ｑ４のソースをそれぞ
れ示している。
電源配線、ＧＮＤは接地側電源レベル■ｓｓを供給する
配線、ＤＩ、Ｄ２．Ｄ３、Ｄ４はトランジスタＱ１．Ｑ
２．Ｑ３．Ｑ４のドレイン、３１゜Ｓ２．Ｓ３．Ｓ４は
トランジスタＱｌ、Ｑ２．Ｑ３、Ｑ４のソースをそれぞ
れ示している。
この図では、トランジスタＱ１乃至Ｑ６をそのゲートを
もって代表させて表してあり、また、ハツチングを施し
た部分がオーミック電極及び配線である。
もって代表させて表してあり、また、ハツチングを施し
た部分がオーミック電極及び配線である。
図から明らかなように、この実施例では、メモリ・セル
を構成している負荷側トランジスタＱ１及びＱ３のドレ
インＤＩ及びＤ３に於けるオーミック電極を引出して、
それを延在させて電源配線ＶＬとしている。
を構成している負荷側トランジスタＱ１及びＱ３のドレ
インＤＩ及びＤ３に於けるオーミック電極を引出して、
それを延在させて電源配線ＶＬとしている。
この実施例では、電源配線から電極コンタクト部分を介
してメモリ・セルに電源供給する場合と比較して、占有
面積を１０乃至２０〔％〕程度低減することができた。
してメモリ・セルに電源供給する場合と比較して、占有
面積を１０乃至２０〔％〕程度低減することができた。
発明の効果
本発明の半導体記憶装置は、ショットキ・ゲート電界効
果トランジスタで構成されたメモリ・セルと、該メモリ
・セルに於けるオーミック電極と、そのオーミック電極
を引出し且つ延在させて形成した電源配線とを備えてな
る構成を採っているので、全ての電極に多層配線を適用
する場合に比較して電極コンタクト部分の数が少なくて
済み、従って、占有面積は低減されるので高密度集積化
が可能になる。尚、全ての電極に多層配線を適用しない
場合、占有面積が増大し、高密度集積化が不可能である
ことは、半導体装置に於ける発達の歴史が示す通りであ
る。
果トランジスタで構成されたメモリ・セルと、該メモリ
・セルに於けるオーミック電極と、そのオーミック電極
を引出し且つ延在させて形成した電源配線とを備えてな
る構成を採っているので、全ての電極に多層配線を適用
する場合に比較して電極コンタクト部分の数が少なくて
済み、従って、占有面積は低減されるので高密度集積化
が可能になる。尚、全ての電極に多層配線を適用しない
場合、占有面積が増大し、高密度集積化が不可能である
ことは、半導体装置に於ける発達の歴史が示す通りであ
る。
第１図は本発明が適用される半導体記憶装置の要部回路
図、第２図は本発明一実施例の要部平面図をそれぞれ表
している。 図に於いて、Ｑｌ、Ｑ２．Ｑ３．Ｑ４はメモリ・セルを
構成するトランジスタ、Ｑ５及びＱ６はトランスファ・
ゲート用トランジスタ、ＢＴ及び１丁はビット線、ＷＬ
はワード線、ＶＬは正側電源レベルを供給する電源配線
、ＧＮＤは接地側電源レベルを供給する配線、ＶＤＤは
正側電源レヘル、ＶＳＳは接地側電源レベル、ＤＩ、Ｄ
２．Ｄ３．Ｄ４はトランジスタＱｌ、Ｑ２．Ｑ３．Ｑ４
のドレイン、３１．Ｓ２，３３．３４はトランジスタＱ
１、Ｑ２．Ｑ３．Ｑ４のソースをそれぞれ示しいる。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 −
図、第２図は本発明一実施例の要部平面図をそれぞれ表
している。 図に於いて、Ｑｌ、Ｑ２．Ｑ３．Ｑ４はメモリ・セルを
構成するトランジスタ、Ｑ５及びＱ６はトランスファ・
ゲート用トランジスタ、ＢＴ及び１丁はビット線、ＷＬ
はワード線、ＶＬは正側電源レベルを供給する電源配線
、ＧＮＤは接地側電源レベルを供給する配線、ＶＤＤは
正側電源レヘル、ＶＳＳは接地側電源レベル、ＤＩ、Ｄ
２．Ｄ３．Ｄ４はトランジスタＱｌ、Ｑ２．Ｑ３．Ｑ４
のドレイン、３１．Ｓ２，３３．３４はトランジスタＱ
１、Ｑ２．Ｑ３．Ｑ４のソースをそれぞれ示しいる。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 −
Claims (1)
- ショットキ・ゲート電界効果トランジスタで構成された
メモリ・セルと、該メモリ・セルに於けるオーミック電
極と、そのオーミック電極を引出し且つ延在させて形成
した電源配線とを備えてなることを特徴とする半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58235122A JPS60127757A (ja) | 1983-12-15 | 1983-12-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58235122A JPS60127757A (ja) | 1983-12-15 | 1983-12-15 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60127757A true JPS60127757A (ja) | 1985-07-08 |
Family
ID=16981374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58235122A Pending JPS60127757A (ja) | 1983-12-15 | 1983-12-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60127757A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5843568A (ja) * | 1981-09-09 | 1983-03-14 | Nec Corp | 相補型絶縁ゲ−ト電界効果半導体メモリ装置 |
| JPS58130560A (ja) * | 1982-01-29 | 1983-08-04 | Hitachi Ltd | 半導体メモリ集積装置 |
| JPS58138053A (ja) * | 1982-02-12 | 1983-08-16 | Nec Corp | 半導体装置およびその製造方法 |
-
1983
- 1983-12-15 JP JP58235122A patent/JPS60127757A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5843568A (ja) * | 1981-09-09 | 1983-03-14 | Nec Corp | 相補型絶縁ゲ−ト電界効果半導体メモリ装置 |
| JPS58130560A (ja) * | 1982-01-29 | 1983-08-04 | Hitachi Ltd | 半導体メモリ集積装置 |
| JPS58138053A (ja) * | 1982-02-12 | 1983-08-16 | Nec Corp | 半導体装置およびその製造方法 |
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