JPS60121808A - Ａｇｃ回路 - Google Patents
Ａｇｃ回路Info
- Publication number
- JPS60121808A JPS60121808A JP22971383A JP22971383A JPS60121808A JP S60121808 A JPS60121808 A JP S60121808A JP 22971383 A JP22971383 A JP 22971383A JP 22971383 A JP22971383 A JP 22971383A JP S60121808 A JPS60121808 A JP S60121808A
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- JP
- Japan
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Links
- 230000010354 integration Effects 0.000 claims description 2
- IERHLVCPSMICTF-XVFCMESISA-N CMP group Chemical group P(=O)(O)(O)OC[C@@H]1[C@H]([C@H]([C@@H](O1)N1C(=O)N=C(N)C=C1)O)O IERHLVCPSMICTF-XVFCMESISA-N 0.000 abstract 3
- 239000013317 conjugated microporous polymer Substances 0.000 abstract 3
- 210000003643 myeloid progenitor cell Anatomy 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 5
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
Landscapes
- Control Of Amplification And Gain Control (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は例えば誤シ訂正の適用に有効なディジタル形
軟判定後調器中に用いられるＡＧＣ回路に関するもので
ある。
軟判定後調器中に用いられるＡＧＣ回路に関するもので
ある。
〈従来技術〉
従来この種の回路−とじて第１図に示すＡＧＣ回路が用
いられていた。変調波入力端子１１から入力された信号
は、可変利得増幅器１２で増幅され、その増幅出力は包
絡線検波器１３でレベル検出が行なわれ、その出力は低
域通過フィルり１４で平滑化された後、その出力をもっ
て可変利得増幅器１２の利得が制御され、増幅器１２か
ら変調波出力端子１５に基準レベルの信号が出力される
ように動作する。
いられていた。変調波入力端子１１から入力された信号
は、可変利得増幅器１２で増幅され、その増幅出力は包
絡線検波器１３でレベル検出が行なわれ、その出力は低
域通過フィルり１４で平滑化された後、その出力をもっ
て可変利得増幅器１２の利得が制御され、増幅器１２か
ら変調波出力端子１５に基準レベルの信号が出力される
ように動作する。
一方、ＬＳＩ化に適した軟判定復調可能なディジタル形
軟判定復調器（ｎビット軟判定）は第２図に示すように
構成されていた。即ち変調波入力端子１６に入力された
変調波信号はコンノ々レータ１１〜１ｋ（ｋ＝２ｎ−１
）で互に異なる基準レベルとそれぞれ比較され、その各
出方は軟判定検波器用Ｄフリップフロップ２１〜２ｋに
端子１７がらの再生搬送波により取込まれ、これら出方
は識別回路用Ｄフリッフリロップ３１〜３ｋＫｙｉＩｉ
ｉ子１８がらの再生クロックによシ取込捷れて論理変換
部１９へ入力される。論理変換部１９は入力が０〜２ｎ
−１の伺れに属するかの判定結果をｎビット軟判定出方
端子４１〜４ｎに出力する。
軟判定復調器（ｎビット軟判定）は第２図に示すように
構成されていた。即ち変調波入力端子１６に入力された
変調波信号はコンノ々レータ１１〜１ｋ（ｋ＝２ｎ−１
）で互に異なる基準レベルとそれぞれ比較され、その各
出方は軟判定検波器用Ｄフリップフロップ２１〜２ｋに
端子１７がらの再生搬送波により取込まれ、これら出方
は識別回路用Ｄフリッフリロップ３１〜３ｋＫｙｉＩｉ
ｉ子１８がらの再生クロックによシ取込捷れて論理変換
部１９へ入力される。論理変換部１９は入力が０〜２ｎ
−１の伺れに属するかの判定結果をｎビット軟判定出方
端子４１〜４ｎに出力する。
第１図に示し７た従来のＡＧＣ回路はその変調波出力端
子１５を第２図の変調波久方端子１６に接続することに
より、ディジタル形軟判定復調器のＡＧＣ回路として適
用できる。このように第１図に示した従来のＡＧ’Ｃ回
路を第２図に示したディジタル形軟判定復調器に適用し
た場合、包絡線検波器１３とコンパレータ１１〜Ｉｎ−
１トの２つのレベル検出器を持つことになるため、ハー
ドウェアの増大を招き、またアナログ素子による構成で
あるためＬＳＩ化に適さないという欠点があった。
子１５を第２図の変調波久方端子１６に接続することに
より、ディジタル形軟判定復調器のＡＧＣ回路として適
用できる。このように第１図に示した従来のＡＧ’Ｃ回
路を第２図に示したディジタル形軟判定復調器に適用し
た場合、包絡線検波器１３とコンパレータ１１〜Ｉｎ−
１トの２つのレベル検出器を持つことになるため、ハー
ドウェアの増大を招き、またアナログ素子による構成で
あるためＬＳＩ化に適さないという欠点があった。
〈発明の目的〉
この発明はこれらの欠点を解決するため、ディジタル膨
軟判定機調器のコンパレータ出力をｉ４ ｉ利得増幅回
路のレベル検出器と共用化ＤＪ能とし、かつディジタル
索子を用いることによりＬＳＩ化に適した構成としたＡ
ＧＣ回路を提供することを目的とする。
軟判定機調器のコンパレータ出力をｉ４ ｉ利得増幅回
路のレベル検出器と共用化ＤＪ能とし、かつディジタル
索子を用いることによりＬＳＩ化に適した構成としたＡ
ＧＣ回路を提供することを目的とする。
〈実施例〉
この実施例では可変利得増幅器１２の出力はそれぞれ第
１＋第２コンパレータ２１，２２へ供給される。第１．
第２コンパレータ２１，２２はそれぞれ増幅器１２の最
大出力の十ｍ （１＜ｍ＜ ｏ）を基準とするものであ
り、これらコンパレータ２１．２２の出力は排他的論理
和回路２３へ供給される。排他的論理和回路２３の出力
はＤフリツプフｏ ラフ２４でクロック発生器２５から
の制御クロックにより標本化される。Ｄフリップフロッ
プ２４はアップダウンカウンタ２６をアップカウント、
ダウンカウントの切替え制御を行い、アップダウンカウ
ンタ２６はクロック発生器２５の制御クロックをカウン
トする。カウンタ２６の計数値はＤＡ変換器２７でアナ
ログ信号に変換され、その変換出力は可変オリ得増幅器
１２に利得制御信号として供給される。
１＋第２コンパレータ２１，２２へ供給される。第１．
第２コンパレータ２１，２２はそれぞれ増幅器１２の最
大出力の十ｍ （１＜ｍ＜ ｏ）を基準とするものであ
り、これらコンパレータ２１．２２の出力は排他的論理
和回路２３へ供給される。排他的論理和回路２３の出力
はＤフリツプフｏ ラフ２４でクロック発生器２５から
の制御クロックにより標本化される。Ｄフリップフロッ
プ２４はアップダウンカウンタ２６をアップカウント、
ダウンカウントの切替え制御を行い、アップダウンカウ
ンタ２６はクロック発生器２５の制御クロックをカウン
トする。カウンタ２６の計数値はＤＡ変換器２７でアナ
ログ信号に変換され、その変換出力は可変オリ得増幅器
１２に利得制御信号として供給される。
第１コンパレータ２１の基準レベルｍが１／βであり、
第２コンパレータ２２の基準レベルｍが一１乃σである
場合を例にとり回路動作を第４図に示す。第４図Ａは増
幅器１２からの入力信号（キャリア）２８と第１及び第
２コンパレータし、第４図Ｂは入力信号２８が正規レベ
ル（第４図Ａ）の場合を示しておシ、この時第１コンパ
レータ２］の出力は第４図Ｃ−１、第２コンパレータ２
２の反転出力は第４図Ｃ−１、排他的論理和回路２３の
出力は第４図Ｂ−３とガる。第４１’ａＣは入力信号２
８のレベルが低下した時の例であり、コンパレータ２１
，２２、回路２３の各出力は第４図Ｃ−１，Ｃ−２，Ｃ
−３Ｋそれぞれ示すようにパルス幅が狭くなる。第４図
りは入力信号２８のレベルが上昇したときの例であり、
コンパレータ２１．２２、回路２３の各出力は第４図Ｄ
−１．Ｄ−２゜Ｄ−３にそれぞれ示すようにパルス幅が
広くなる。
第２コンパレータ２２の基準レベルｍが一１乃σである
場合を例にとり回路動作を第４図に示す。第４図Ａは増
幅器１２からの入力信号（キャリア）２８と第１及び第
２コンパレータし、第４図Ｂは入力信号２８が正規レベ
ル（第４図Ａ）の場合を示しておシ、この時第１コンパ
レータ２］の出力は第４図Ｃ−１、第２コンパレータ２
２の反転出力は第４図Ｃ−１、排他的論理和回路２３の
出力は第４図Ｂ−３とガる。第４１’ａＣは入力信号２
８のレベルが低下した時の例であり、コンパレータ２１
，２２、回路２３の各出力は第４図Ｃ−１，Ｃ−２，Ｃ
−３Ｋそれぞれ示すようにパルス幅が狭くなる。第４図
りは入力信号２８のレベルが上昇したときの例であり、
コンパレータ２１．２２、回路２３の各出力は第４図Ｄ
−１．Ｄ−２゜Ｄ−３にそれぞれ示すようにパルス幅が
広くなる。
第３図において排他的論理和回路２３の出力は１〕フリ
ツプフロツプ２４で標本化され、アップダウンカウンタ
２６の加減算制御を行う。排他的論理和回路２３の出力
が第４図Ｂ−３に示した状態にあるときの第３図のＤフ
リップフロップ２４、制御用クロック、アップダウンカ
ウンタ２６の動作を第５図に示す。即ち排他的論理和回
路２３の出力を第５図Ａ１ クロック発生器２５の制御
用クロック波形を第５図Ｂとし、その立上りでＤフリッ
プフロップ２４をトリガすると、その出力は第５図Ｃに
示すように排他的論理和回路２３の出力パルス（第５図
Ａ）のマーク率（時間軸上で”１＃の占める割合）と同
一のマーク率の低い周波数のパルスとなる。このＤフリ
ップフロップ２４の出力が１”の時はアップダウンカウ
ンタ２６がアップカウント状態になり ＩＩ Ｑ ＩＩ
の時はダウンカウント状態になる。
ツプフロツプ２４で標本化され、アップダウンカウンタ
２６の加減算制御を行う。排他的論理和回路２３の出力
が第４図Ｂ−３に示した状態にあるときの第３図のＤフ
リップフロップ２４、制御用クロック、アップダウンカ
ウンタ２６の動作を第５図に示す。即ち排他的論理和回
路２３の出力を第５図Ａ１ クロック発生器２５の制御
用クロック波形を第５図Ｂとし、その立上りでＤフリッ
プフロップ２４をトリガすると、その出力は第５図Ｃに
示すように排他的論理和回路２３の出力パルス（第５図
Ａ）のマーク率（時間軸上で”１＃の占める割合）と同
一のマーク率の低い周波数のパルスとなる。このＤフリ
ップフロップ２４の出力が１”の時はアップダウンカウ
ンタ２６がアップカウント状態になり ＩＩ Ｑ ＩＩ
の時はダウンカウント状態になる。
アップダウンカウンタ２６では、第５図Ｃの信号を制御
入力として第５図Ｂの制御用クロックの立下がシをカウ
ンタアップ又はカウントダウンし、その語数値は第５図
りに示すように変化する。アップダウンカウ／り２６の
旧数値はＤＡ変換器２７によりアナログ駁に変侠され、
可変利得増幅器１２の利イ仔を゛市１ｊ百ｊする。
入力として第５図Ｂの制御用クロックの立下がシをカウ
ンタアップ又はカウントダウンし、その語数値は第５図
りに示すように変化する。アップダウンカウ／り２６の
旧数値はＤＡ変換器２７によりアナログ駁に変侠され、
可変利得増幅器１２の利イ仔を゛市１ｊ百ｊする。
第４＋９Ｃνこポしたように入力信号２８のレベル、り
Ｘ小さくなると、排他的＠理和回路２８の出力のマーク
率が小さくなり、従ってＤフリップ２０ツブ２４の出力
のマーク率も小さくなり、アップダウンカウンタ２６の
計数厭が減少し、ｆ）Ａ変換器２７の出力も小さくなり
、これに伴って可変利得増幅器１２の利得が大きくなる
ようにされる。逆に第４図りに示したように入力信号２
８のレベルが小さくなると、排他的論理和回路２８の出
力のマーク率が大きくなり、これに伴ってＤフリップフ
ロップ２４の出力のマーク率も大きくなり、アップダウ
ンカウンタ２６の計数値が増加し、ＤＡ変換器２７の出
力も大きくなり、ｏＪ変利得増幅器１２の利得は小さく
される。このようにして端子１５の出力信号のレベルは
はｙ一定に保持される。
Ｘ小さくなると、排他的＠理和回路２８の出力のマーク
率が小さくなり、従ってＤフリップ２０ツブ２４の出力
のマーク率も小さくなり、アップダウンカウンタ２６の
計数厭が減少し、ｆ）Ａ変換器２７の出力も小さくなり
、これに伴って可変利得増幅器１２の利得が大きくなる
ようにされる。逆に第４図りに示したように入力信号２
８のレベルが小さくなると、排他的論理和回路２８の出
力のマーク率が大きくなり、これに伴ってＤフリップフ
ロップ２４の出力のマーク率も大きくなり、アップダウ
ンカウンタ２６の計数値が増加し、ＤＡ変換器２７の出
力も大きくなり、ｏＪ変利得増幅器１２の利得は小さく
される。このようにして端子１５の出力信号のレベルは
はｙ一定に保持される。
なおりフリラグフロップ２４、カウンタ２６、ＤＡ変換
器２７は積分回路を構成している。
器２７は積分回路を構成している。
第３図中の排他的論理和回路２３、Ｄフリップフロップ
２４の順序を変更して第６図に示すようにコンパレータ
２１，２２の各出力を１〕フリツプフロツプ２４ａ 、
２４ｂで制御クロックによりそれぞれ標本化し、Ｄフ
リップフロップ２４ａ、２４ｂの出力の排他的論理和を
とるようにしてもよい。
２４の順序を変更して第６図に示すようにコンパレータ
２１，２２の各出力を１〕フリツプフロツプ２４ａ 、
２４ｂで制御クロックによりそれぞれ標本化し、Ｄフ
リップフロップ２４ａ、２４ｂの出力の排他的論理和を
とるようにしてもよい。
また制御用クロックとしては第７図に示すようにクロッ
ク発生器２５ａの制御クロックによりＤフリップフロッ
プ２４金トリガ１７、クロック発生器２５ｂの制御クロ
ックをカウンタ２Ｇで計数してもよい。この場合クロッ
ク発生器２５ａ 、２５ｂの制御クロックは互に分周関
係にあり、つ捷り位相同期させ、カウントする時にカウ
ンタ２６をアップカウント状態又はダウンカウント状態
に確実に制御するようにすることか好ましい。
ク発生器２５ａの制御クロックによりＤフリップフロッ
プ２４金トリガ１７、クロック発生器２５ｂの制御クロ
ックをカウンタ２Ｇで計数してもよい。この場合クロッ
ク発生器２５ａ 、２５ｂの制御クロックは互に分周関
係にあり、つ捷り位相同期させ、カウントする時にカウ
ンタ２６をアップカウント状態又はダウンカウント状態
に確実に制御するようにすることか好ましい。
〈効 果〉
この発明のＡＧＣ回路は前述のような構成になっている
ため、例えばディジタル形軟判定復調器に入力される変
調波入力信号を増幅する可変利得増幅器のＡＧＣ回路に
個用する時、そのコンパレータの一部をＡＧＣ回路のコ
ンパレータとして兼用することができる。例えば第８図
に第２図、第３図と対応する部分に同−符号を付けて示
すように、軟判定彷勇器のコンパレータ１１〜１に中の
基準レベルか十ｍのコンパレータ１１の出力と、基準レ
ベルか十ｍのコンパレータ１ｊの出方上を排他的論理和
回路２３へ供給すればよい。このようにしてＡＧＣ回路
のレベル検出回路を省略することができる。またこの発
明の回路はディジタル素子で構成されるだめ回路の無調
整化、■ｃ化が図れる利点がある。
ため、例えばディジタル形軟判定復調器に入力される変
調波入力信号を増幅する可変利得増幅器のＡＧＣ回路に
個用する時、そのコンパレータの一部をＡＧＣ回路のコ
ンパレータとして兼用することができる。例えば第８図
に第２図、第３図と対応する部分に同−符号を付けて示
すように、軟判定彷勇器のコンパレータ１１〜１に中の
基準レベルか十ｍのコンパレータ１１の出力と、基準レ
ベルか十ｍのコンパレータ１ｊの出方上を排他的論理和
回路２３へ供給すればよい。このようにしてＡＧＣ回路
のレベル検出回路を省略することができる。またこの発
明の回路はディジタル素子で構成されるだめ回路の無調
整化、■ｃ化が図れる利点がある。
第１図は従来の可変利得増幅回路を示すブロック図、第
、２図はディジタル形軟判定回路を示すブロック図、第
３図はこの発明の実施例を示すブロック図、第４図及び
第５図はそれぞれ第３図の実施例の動作説明図、第６図
及び第７図はそれぞれ第３図の実施例の一部変形例を示
すブロック図、第８図はこの発明のＡＧＣ回路とディジ
タル形軟判定回路とを組合せた例を示すブロック図であ
る。 １１：変調波入力信号、１２：可変利得増幅器、１５：
変胸波出カ端子、１１〜ｌｋ、２１，２２：コンパレー
タ、２４：Ｄフリップフロップ、２６：アップダウンカ
ウンタ、２７：ＤＡｒ換器。 特許出願人 日本さ信亀詰公社 代理人草野 卓 Ａ７４ 図 ７６７ オ７ 図
、２図はディジタル形軟判定回路を示すブロック図、第
３図はこの発明の実施例を示すブロック図、第４図及び
第５図はそれぞれ第３図の実施例の動作説明図、第６図
及び第７図はそれぞれ第３図の実施例の一部変形例を示
すブロック図、第８図はこの発明のＡＧＣ回路とディジ
タル形軟判定回路とを組合せた例を示すブロック図であ
る。 １１：変調波入力信号、１２：可変利得増幅器、１５：
変胸波出カ端子、１１〜ｌｋ、２１，２２：コンパレー
タ、２４：Ｄフリップフロップ、２６：アップダウンカ
ウンタ、２７：ＤＡｒ換器。 特許出願人 日本さ信亀詰公社 代理人草野 卓 Ａ７４ 図 ７６７ オ７ 図
Claims (2)
- （１） 入力変調信号を増幅する利得可変の可変利得増
幅器と、その可変利得増幅器の出力をその最大振幅の±
ｍ（０＜ｍ＜１）を基準レベルとして振幅比較する第１
及び第２コンパレータと、これら第１及び第２コンパレ
ータの出力の論理和又は排他的−理和をとる論理回路と
、その論理回路出力を平滑化し、積算し、上記可変利得
増幅器の利得を制御する積分回路とより構成されるＡＧ
Ｃ回路。 - （２）上記積分回路は上記論理回路の出力を制御クロッ
クにより標本化するフリップフロッグと、上記制御クロ
ックをカウントクロックとし、上記フリップフロップの
出力によシ加算又は減算制御されるアップダウンカウン
タと、そのアップダウンカウンタの出力をアナログ量に
変換するＤＡ変換器とよシ構成されている特許請求の範
囲第１項記載のＡＧＣ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22971383A JPS60121808A (ja) | 1983-12-05 | 1983-12-05 | Ａｇｃ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22971383A JPS60121808A (ja) | 1983-12-05 | 1983-12-05 | Ａｇｃ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60121808A true JPS60121808A (ja) | 1985-06-29 |
Family
ID=16896530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22971383A Pending JPS60121808A (ja) | 1983-12-05 | 1983-12-05 | Ａｇｃ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60121808A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0374641A2 (de) * | 1988-12-21 | 1990-06-27 | Siemens Aktiengesellschaft | Verfahren zur Ausregelung von Amplitudenschwankungen zweier um 90o el. phasenverschobener, alternierender, periodischer Signale beliebiger Phasenfolge und Schaltungsanordnung zur Durchführung des Verfahrens |
-
1983
- 1983-12-05 JP JP22971383A patent/JPS60121808A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0374641A2 (de) * | 1988-12-21 | 1990-06-27 | Siemens Aktiengesellschaft | Verfahren zur Ausregelung von Amplitudenschwankungen zweier um 90o el. phasenverschobener, alternierender, periodischer Signale beliebiger Phasenfolge und Schaltungsanordnung zur Durchführung des Verfahrens |
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