JPS60111456A - Semiconductor memory device - Google Patents

Abstract

PURPOSE:To improve the integrity and to make the capacity of a capacitor large and moreover the leak current small by a method wherein an insulating layer is provided between an Si vapor growth layer of n<+> and a semiconductor base plate. CONSTITUTION:On a p type or n type silicon base plate 11, an electrical insulating film 20 for a capacitor and an n<+> type inpurity region 13 are formed between field insulating films 12 for separation of between elements, and an n<+> type vapor growth layer 13, an electrical insulating layer 20 and a silicon base plate 11 form an MOS type capacitor. On the n<+> type inpurity region 13, a p<+> type vapor growth layer 14 is formed selectively. A transfer gate electrode 15 which is connected to a word line 18 through a gate insulating film 19 which covers the side of the n<+> type vapor growth layer 13 and the p<+> type vapor growth layer 14 is formed, and furthermore a n<+> type vapor growth layer 16 which is connected to a bit line 17 on the p<+> type vapor growth layer is formed. Herewith, a transfer transistor in which the length of the gate electrode is defined by the width of multiple crystal silicon is composed in the vertical direction.

Description

【発明の詳細な説明】 ［発明の属する技術分野］ この発明は半導体記憶装置に関し、特にトランジスタと
キャパシタとからなるダイナミック型ランダムアクセス
メモリ装置に係わるものである。DETAILED DESCRIPTION OF THE INVENTION [Field of the Invention] The present invention relates to a semiconductor memory device, and more particularly to a dynamic random access memory device comprising a transistor and a capacitor.

［従来技術とその問題点］ 従来例によるこの種の装置の概要構造を第１図に示しで
ある。すなわち、この第１図におい°〔。[Prior art and its problems] The general structure of a conventional device of this type is shown in FIG. That is, in this Figure 1.

１はｐ形シリコンによる半導体基板、２は素子間分離の
ためのフィールド絶縁膜、３はゲート絶縁膜、４は電源
９に接続されるキャパシタ電極、５はワードライン８に
接続されるトランスファトランジスタのゲート電極、６
はビットライン７に接続されるｎ＋形拡散佃域、１０は
メモリキャパシタである。そしてこの装置構成にあって
は、ビットライン７とトランスファゲート５を通して、
’Ｈｉｇｈ”あるいはＩＩ　ｌ　ｏｗＩ＋の電圧をメモ
リキャパシタＩＯに書き込み、また反対に書き込まれた
電圧はトランスファゲート５を通して、メモリキャパシ
タＩＯからビットライン７に続み出される。1 is a semiconductor substrate made of p-type silicon, 2 is a field insulating film for isolation between elements, 3 is a gate insulating film, 4 is a capacitor electrode connected to a power supply 9, and 5 is a transfer transistor connected to a word line 8. Gate electrode, 6
is an n+ type diffusion region connected to the bit line 7, and 10 is a memory capacitor. In this device configuration, through the bit line 7 and transfer gate 5,
A voltage of 'High' or II low I+ is written to the memory capacitor IO, and vice versa, the written voltage is continuously output from the memory capacitor IO to the bit line 7 through the transfer gate 5.

しかし乍らこのような従来例の装置構成の場合は、キャ
パシタ、トランジスタおよびビットラインのそれぞれが
基板面に平面的に配置されているために、比較的大きな
面積を必要としており、集積密度を向上させるためには
それぞれの寸法形状を小さくせざるを得ない不都合があ
った〇このような不都合を除去し、装置各部を立体的に
配置することによって集積密度を向上させ、併せてその
大容量化を図ったダイナミック型ランダムアクセスメモ
リ装置として特公昭５８−３４９４６号がある。このラ
ンダムアクセスメモリ装置を第２図を用いて説明する。However, in the case of such a conventional device configuration, since the capacitor, transistor, and bit line are each arranged flat on the substrate surface, a relatively large area is required, and it is necessary to improve the integration density. In order to achieve this, the dimensions and shape of each device had to be reduced.By eliminating these disadvantages and arranging each part of the device three-dimensionally, the integration density was improved, and at the same time, the capacity was increased. Japanese Patent Publication No. 58-34946 is a dynamic random access memory device designed to achieve this. This random access memory device will be explained using FIG. 2.

ｐ形シリコンによる半導体基板１１上には、素子間分離
のためのフィールド絶縁膜１２間にｎ＋形拡散領域１３
を形成してあり、このｎ＋形拡散領域１３は、半導体基
板■１との間で逆バイアスが印加されたときにキャパシ
タを形成する。On a semiconductor substrate 11 made of p-type silicon, an n+ type diffusion region 13 is formed between field insulating films 12 for isolation between elements.
This n+ type diffusion region 13 forms a capacitor when a reverse bias is applied between it and the semiconductor substrate 1.

また前記ｎ＋形拡散領域１３上には、選択的にｐ＋形気
相成長層１４が形成されており、かつｎ＋形拡散領域１
３とこの１形気相成長層１４の側部を覆うゲート絶縁膜
１９を介して、ワードライン１８に接続されるところの
、例えば多結晶シリコンからなるトランスファゲート電
極１５を形成させ、さらに前記ｐ＋形気相成長層１４上
に、ビットライン１７に接続されるｎ＋形気相成長層１
６を形成させることにより、多結晶シリコンの厚さでゲ
ート電極長が定まるトランスファトランジスタを上下方
向に構成させたものでめる。ところがこのダイナミック
型ランダムアクセスメモリ装置はキャパシタがＰＮ接合
で形成されるためキャパシタ容量を十分に大きくとれな
い、捷たリーク電流が大きくダイナミック動作が厳しく
なるという欠点を有する。Further, a p+ type vapor phase growth layer 14 is selectively formed on the n+ type diffusion region 13, and a p+ type vapor phase growth layer 14 is selectively formed on the n+ type diffusion region 13.
A transfer gate electrode 15 made of, for example, polycrystalline silicon is formed to be connected to the word line 18 via a gate insulating film 19 covering the side portions of the p+ An n+ type vapor grown layer 1 connected to the bit line 17 is formed on the type vapor grown layer 14.
By forming 6, a transfer transistor whose gate electrode length is determined by the thickness of polycrystalline silicon is formed in the vertical direction. However, this dynamic random access memory device has the disadvantage that since the capacitor is formed of a PN junction, the capacitor capacity cannot be made sufficiently large, and the leakage current is large, making dynamic operation difficult.

［発明の目的］ 本発明は立体的な配置により集積度の向上が可能でかつ
キャパシタ容量が大きくしかもリーク電流の小さいダイ
ナミック型のランダムアクセスメモリ装置を提供する。[Object of the Invention] The present invention provides a dynamic random access memory device that can improve the degree of integration through three-dimensional arrangement, has a large capacitor capacity, and has a small leakage current.

［発明の概要コ 本発明は上記構成に於いて領域１３と半導体基板１］と
の間にＰ縁層を設けてＭＯ８型キャパシタとなるように
したものである。[Summary of the Invention] In the present invention, a P edge layer is provided between the region 13 and the semiconductor substrate 1 in the above structure to form an MO8 type capacitor.

［発明の効果コ 立体配置したダイナミック型のランダムアクセスメモリ
装置によって高集積贋を有し乍らも大きなキャパシタ容
量が得られ、しかもリーク電流を小さくすることが出来
るようになる。[Effects of the Invention] A three-dimensionally arranged dynamic random access memory device allows a large capacitor capacity to be obtained despite having a high degree of integration, and also to reduce leakage current.

［発明の実施例］ 第３！￥１に本発明の詳細な説明する。Ｐ型あるいはＮ
型シリコン基板ｌＪ上には、素子間分離のたメツフィー
ルド絶縁膜１２の間にキャパシタ用絶縁膜２０とｎ＋型
の不純物領域１３が形成してあり、このｎ＋型の気相成
長層１３．キャパシタ用絶縁膜２０とシリコン基板１】
がＭＯＳ型のキャパシタを形成する。[Embodiment of the invention] Third! A detailed explanation of the present invention is provided for ¥1. P type or N
On the type silicon substrate lJ, a capacitor insulating film 20 and an n+ type impurity region 13 are formed between the met field insulating films 12 for element isolation, and this n+ type vapor phase growth layer 13. Capacitor insulating film 20 and silicon substrate 1]
forms a MOS type capacitor.

またｎ＋型の不純物領域１３上には選択的にｐ＋型の気
相成長層１４が形成されており、かつｎ＋型の気相成長
層１３とこのｐ＋型の気相成長層１４の側部を榎うゲー
ト絶縁膜１９を介して、ワードライン１８１＝接続され
るところの、例えば多結晶シリコンからなるトランスフ
ァゲート電極■５を形成させ、さらにｃ型の気相成長層
１４上に、ピットラインエフに接続されるｎ＋型の気相
成長層１６を形成させることにより、多結晶シリコンの
厚さでゲート電極長が定まるトランスファトランジスタ
を上下方向に構成させたものである。Further, a p+ type vapor phase growth layer 14 is selectively formed on the n+ type impurity region 13, and side portions of the n+ type vapor phase growth layer 13 and this p+ type vapor phase growth layer 14 are formed. A transfer gate electrode 5 made of, for example, polycrystalline silicon is formed to be connected to the word line 181 via the exposed gate insulating film 19, and a pit line effi- ture is formed on the c-type vapor growth layer 14. By forming an n+ type vapor phase growth layer 16 connected to the upper and lower sides, a transfer transistor whose gate electrode length is determined by the thickness of polycrystalline silicon is constructed in the vertical direction.

ｎ＋型のり１相成長層１３は面積が小さいので気相成長
後、アニール技術を用いて単結晶化できる。Since the n+ type glue single-phase growth layer 13 has a small area, it can be made into a single crystal by using an annealing technique after vapor phase growth.

製法の一例は次の通りである。第４図（ａ）に示す如く
Ｐ型シリコン基板１１上にフィールド絶縁膜（８ｉ０ｚ
）　１２を形成し、そのセル部を除去して露出基板に熱
酸化によりキャパシタ用絶縁膜２０を形成する。次いで
ここに気相成長によって形成したｎ＋型の多結晶シリコ
ン層１３を埋め込む。この第４図（ａ）の状態でレーザ
ーアニール、ＥＢアニール又はフラッシュランプでアニ
ールし単結晶化する。その後ｎ＋シリコン層１３の表面
全面に酸化膜を形成し、再にドープ多結晶シリコンから
成るトランスファゲート電極１５を設ける。このゲート
パターニング覆う。この時ゲート酸化膜１９が形成され
る。次いで全面を反応性イオンエツチングでエツチング
すると、ｎ　シリコン層１３の表面のみシリコンが無出
し他は絶縁膜で被榎されたものとなる。その後、開口部
に選択気相エピタキシャル成長によってｎ＋シリコン層
、ｐ＋シリコンｒｌＪ　１．４　、　ｎ＋シリコン層１
６を順次形成する（第４図ｂ）。An example of the manufacturing method is as follows. As shown in FIG. 4(a), a field insulating film (8i0z
) 12 is formed, its cell portion is removed, and a capacitor insulating film 20 is formed on the exposed substrate by thermal oxidation. Next, an n+ type polycrystalline silicon layer 13 formed by vapor phase growth is embedded here. The state shown in FIG. 4(a) is annealed using laser annealing, EB annealing, or a flash lamp to form a single crystal. Thereafter, an oxide film is formed on the entire surface of the n+ silicon layer 13, and a transfer gate electrode 15 made of doped polycrystalline silicon is provided again. This gate patterning covers. At this time, gate oxide film 19 is formed. Next, when the entire surface is etched by reactive ion etching, only the surface of the n-silicon layer 13 has no silicon exposed, and the rest is covered with an insulating film. Thereafter, an n+ silicon layer, a p+ silicon rlJ 1.4, an n+ silicon layer 1 are formed in the opening by selective vapor phase epitaxial growth.
6 are formed one after another (FIG. 4b).

次にトランスファーゲート１５上に開口を設はワ−ドラ
イン１８．ビットライン１７を設ける。これはＡ１配線
で可能である。例えば第■層Ａｆでワードラインを形成
し、層間絶縁層を介して第２層ＡＬによりビットライン
を形成すればよい。或いはトランスファゲート電極自体
をＸ方向のセルに連続して設はワードラインとし、１層
ＡＬでＹ方向にビットラインを設けても良い。Next, an opening is formed on the transfer gate 15 and the word line 18. A bit line 17 is provided. This is possible with A1 wiring. For example, a word line may be formed in the second layer Af, and a bit line may be formed in the second layer AL via an interlayer insulating layer. Alternatively, the transfer gate electrode itself may be provided as a word line in succession to the cells in the X direction, and a bit line may be provided in the Y direction in one layer AL.

セルの動作は次の通りである。書込み時には選択さＦＬ
タワードラインを５ｖとし他のワードラインは０■とす
る。次いで選択されたビットラインを５ｖとし他のビッ
トラインはＱＶとする。この時セルのｎｐｎ　トランジ
スタはＯＮとなりｎ＋層１３は５■となる。この時ｐ型
基板１１に５■を与えておくとＭＯ８キャパシタに電位
差はなく”０“書込みとなる。ビットラインをＯｖとし
ておけば１１“書込みが為されたことになる。逆に基板
な０■としておけばビットラインが５■の時”１’、Ｏ
Ｖのとき”０＃書込みとなる。読み出しはワードライン
を選択し、ビットラインから読み出せばよい。The operation of the cell is as follows. Selected FL when writing
The tower line is set to 5V, and the other word lines are set to 0V. Then the selected bit line is set to 5V and the other bit lines are set to QV. At this time, the npn transistor of the cell is turned on and the n+ layer 13 becomes 5. At this time, if 5cm is applied to the p-type substrate 11, there is no potential difference in the MO8 capacitor, and "0" is written. If the bit line is set to Ov, it means that 11" has been written. Conversely, if the bit line is set to 0, then when the bit line is set to 5, "1', O is written.
When it is V, "0#" is written. For reading, select the word line and read from the bit line.

上記例は基板１１はＰ型としたがＮ型でもよい。Although the substrate 11 is of P type in the above example, it may be of N type.

［発明の他の実施例］ キャパシタ用絶縁膜やゲート絶打膜としてはシリコン酸
化膜のほか、シリコン窒化膜、シリコン窒化膜とシリコ
ン酸化ばの複合体、タンタル酸化物などを用いることが
できる。[Other Embodiments of the Invention] As the capacitor insulating film and the gate insulation film, in addition to a silicon oxide film, a silicon nitride film, a composite of a silicon nitride film and a silicon oxide film, tantalum oxide, etc. can be used.

またキャパシタ容量を一層増大するために、キャパシタ
絶縁膜の形状をＵ字、■字、Ｗ字などにしてキャパシタ
絶縁膜の面積を増加することができる。Further, in order to further increase the capacitance of the capacitor, the area of the capacitor insulating film can be increased by changing the shape of the capacitor insulating film to a U-shape, a square shape, a W-shape, etc.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図及び第２図は従来例によるダイナミック型ランダ
ムアクセスメモリ装置の概要を示す構成図、第３図及び
第４図（ａ）〜（Ｃ）　ｉｄこの発明の一実施例を適用
したダイナミック型ランダムアクセスメモリ装置の概要
を示す構成図である。 図において、 １１・・・半導体基板　１２・・・フィールド絶縁膜１
３・・・ｎ　型のＳｉ気相成長層 １４・・・ｐ型のＳｉ気相成長層 １５・・・トランスファーゲート電極 １６、・・ｎ＋型のＳｉ気相成長層 １７・・・ビットライン　１８・・・ワードライン１９
・・・ゲート絶縁膜　２０・・・キャパシタ絶縁膜代理
人　弁理士　則　近　憲　佑（ほか１名）第　１　図 第２図 第８図 第４図1 and 2 are block diagrams showing an overview of a conventional dynamic type random access memory device, and FIGS. 3 and 4 (a) to (C) id A dynamic type random access memory device to which an embodiment of the present invention is applied. FIG. 1 is a configuration diagram showing an overview of a random access memory device. In the figure, 11... Semiconductor substrate 12... Field insulating film 1
3...N type Si vapor growth layer 14...P type Si vapor growth layer 15...Transfer gate electrode 16...N+ type Si vapor growth layer 17...Bit line 18 ...word line 19
...Gate insulating film 20...Capacitor insulating film Agent Patent attorney Noriyuki Chika (and one other person) Figure 1 Figure 2 Figure 8 Figure 4

Claims (1)

【特許請求の範囲】[Claims] トランジスタとキャパシタを主たる構成要素とするダイ
ナミック型の半導体記憶装置において、前記キャパシタ
を半導体基板とその上に絶縁膜を介して設けられた第１
導電型の半導体領域とにより構成し、また前記トランジ
スタを前記第１導電型の半導体領域と、この上の第２導
電型の半導体領域と、その側部にゲート絶縁膜を介して
形成したトランスファゲート電極と、前記第２導電型の
半導体領域上の第１導電型の半導体領域とにより′　構
成したことを特徴とする半導体記憶装置。In a dynamic semiconductor memory device whose main components are a transistor and a capacitor, the capacitor is connected to a semiconductor substrate and a first semiconductor memory device provided thereon with an insulating film interposed therebetween.
a conductive type semiconductor region, and the transistor includes the first conductive type semiconductor region, a second conductive type semiconductor region thereon, and a transfer gate formed on the side thereof with a gate insulating film interposed therebetween. 1. A semiconductor memory device comprising: an electrode; and a first conductivity type semiconductor region on the second conductivity type semiconductor region.