JPS60109249A - Multilayer interconnection member - Google Patents
Multilayer interconnection memberInfo
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- JPS60109249A JPS60109249A JP58216313A JP21631383A JPS60109249A JP S60109249 A JPS60109249 A JP S60109249A JP 58216313 A JP58216313 A JP 58216313A JP 21631383 A JP21631383 A JP 21631383A JP S60109249 A JPS60109249 A JP S60109249A
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- JP
- Japan
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- word line
- memory cell
- resistance value
- stepwise difference
- stepped portion
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、導電層と絶縁層とが交互に重り合い複数層を
なす多層配線技術に適用して有効な技術に関するもので
ＩｊＤ、特に、ダイナミック型ランダムアクセスメモリ
（以下、ＤＲＡＭという）の多層配線技術に適用して有
効な技術に関するものである。[Detailed Description of the Invention] [Technical Field] The present invention relates to a technology that is effective when applied to multilayer wiring technology in which conductive layers and insulating layers are alternately overlapped to form a plurality of layers. The present invention relates to a technology that is effective when applied to multilayer wiring technology for access memory (hereinafter referred to as DRAM).
フォールプツトピットライン方式を採用するＤＲＡＭは
、その情報書き込み々らびに読み出し動作速度を向上す
るた←、ワード線の抵抗値を低減することが重要な技術
的課題の１つとなっている。ワード線は、通常、メモリ
セルのスイッチング素子となる絶縁ゲート型電界効果ト
ランジスタ（以下、ＭＩＳＦＥＴという）のゲート電極
と同一製造工程でかつ一体的に形成されている。従って
、この後に行われるＭＩＳＦＥＴのソース領域。In order to improve the speed of information writing and reading operations for DRAMs that employ the fall pit line method, one of the important technical issues is to reduce the resistance value of the word line. The word line is usually formed integrally with the gate electrode of an insulated gate field effect transistor (hereinafter referred to as MISFET), which is a switching element of a memory cell, in the same manufacturing process. Therefore, the source region of the MISFET that will be performed later.
ドレイン領域形成のための熱処理工程等、枦々の高温熱
処理工程に対処し得ることが要求される。It is required to be able to handle frequent high-temperature heat treatment steps such as a heat treatment step for forming a drain region.
そこで、ワード線として多結晶シリコンが使用されてい
る。Therefore, polycrystalline silicon is used as the word line.
しかしながら、多結晶シリコンは配線材料として使用さ
れるアルミニウムに比べその抵抗値が高いために、結果
的にワード線の遅延時間が増加する。However, since polycrystalline silicon has a higher resistance value than aluminum used as a wiring material, the delay time of the word line increases as a result.
そこで、多結晶シリコン層上部に、それよシも低い抵抗
値を有する高融点金属とシリコンとの化合物によるシリ
サイド層を被着してなる導体層をワード線として使用す
ることが提案されている。Therefore, it has been proposed to use a conductor layer as a word line, which is formed by depositing a silicide layer made of a compound of a refractory metal and silicon having an even lower resistance value on top of a polycrystalline silicon layer.
（特開昭５７−１９４５６７号公報）
かかる技術における電気的特性試験ならびにその検討の
結果１本発明者は、ワード線の抵抗値を低減するために
多結晶シリコン層にシリサイド層を設けたにもかかわら
ず、ワード線の抵抗値を充分に低減することができない
という問題点を見い出した。(Japanese Unexamined Patent Publication No. 57-194567) As a result of the electrical characteristic test and study in this technology, the present inventor discovered that a silicide layer was provided on the polycrystalline silicon layer in order to reduce the resistance value of the word line. However, the problem was found that the resistance value of the word line could not be sufficiently reduced.
本発明者は、この問題点が以下に述べる原因によって生
じるであろうと考察している。メモリセルのＭＩ８ＦＥ
Ｔ形成領域において、半導体素子間を分離するためのフ
ィールド絶縁膜、メモリセルの容量素子を構成するため
の第１層目の導電層による導電プレート等によって、森
峻な段差部が形成される。この急峻な段差部において、
シリサイド層の被着性が極めて悪いために、その部分に
おけるシリサイド層の断面々積が減少し抵抗値が増大す
るからである。The present inventor considers that this problem is caused by the causes described below. Memory cell MI8FE
In the T formation region, a steep stepped portion is formed by a field insulating film for separating semiconductor elements, a conductive plate made of a first conductive layer for forming a capacitive element of a memory cell, and the like. At this steep step,
This is because the adhesion of the silicide layer is extremely poor, so that the cross-sectional area of the silicide layer in that portion decreases and the resistance value increases.
本発明の目的は、導電層と絶縁層とが交互に重り合い複
数層をなす多層配線部材において、所定導電層によって
構成された配線と、その下部の絶縁層の上面部に存在す
る不要な段差部との交差部における前記配線の抵抗値を
低減することが可能な技術を提供することにある。It is an object of the present invention to provide a multilayer wiring member in which conductive layers and insulating layers are alternately stacked to form a plurality of layers, in which an unnecessary level difference exists between a wiring constituted by a predetermined conductive layer and an upper surface of an insulating layer below the wiring. An object of the present invention is to provide a technique capable of reducing the resistance value of the wiring at the intersection with the wiring.
本発明の他の目的は、ＤＲＡＭのワード線の抵抗値を低
減することが可能な技術を提供することにある。Another object of the present invention is to provide a technique capable of reducing the resistance value of a word line of a DRAM.
本発明の他の目的は、ＤＲＡＭの情報書き込みならびに
読み出し動作速度の高速化が可能な技術を提供すること
にある。Another object of the present invention is to provide a technology capable of increasing the speed of information writing and reading operations of a DRAM.
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面によって、明らかになるで
あろう。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば下記のとおりである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち、ＤＲＡＭにおいて、所定方向に延在するワー
ド線と、メモリセルのＭＩ８ＦＥＴ形成領域に存在する
段差部とを、−所定の角度で交差させることにより、ワ
ード線の段差部に発生するであろうより高い抵抗値を有
する部分の抵抗値をできるだけ小さくし、ワード線の抵
抗値を低減し、ＤＲ，ＡＭの情報書き込みならびに読み
出し動作速度を向上することにある。That is, in a DRAM, by making a word line extending in a predetermined direction intersect with a step portion existing in the MI8FET formation region of a memory cell at a predetermined angle, the problem will occur at the step portion of the word line. The purpose of this invention is to reduce the resistance value of the portion having a higher resistance value as much as possible, reduce the resistance value of the word line, and improve the speed of information writing and reading operations of DR and AM.
以下、本発明の構成について、一実施例とともに詳細に
説明する。Hereinafter, the configuration of the present invention will be explained in detail together with one embodiment.
本実施例は、多層配線構造を偏えたフォールプツトピッ
トライン方式を採用するＤＲＡＭについて、その説明を
する。In this embodiment, a DRAM employing a fallen pit line method with a biased multilayer wiring structure will be explained.
第１図は、本発明の一実施例を説明するためのＤＲＡＭ
の要部を示す等価回路図である。FIG. 1 shows a DRAM for explaining one embodiment of the present invention.
FIG.
なお、全図において、同一機能を有するものは同一符号
を付け、そのくシ返しの説明は省略する。In all the figures, parts having the same functions are designated by the same reference numerals, and the explanation of their repeats will be omitted.
第１図において、ＷＬは所定ピッチで第１の方向に延在
して設けられた複数本のワード線であり、後述するＤＲ
ＡＭのメモリセルのスイッチング素子となるＭＩＳＦＥ
Ｔのグ「ト電極と接続され、ＭＩＳＦＥＴを“ＯＮ″、
”ＯＦＦ″するためのものである。ＢＬは所定ピッチで
ワード線ＷＬと交差し第２の方向）に延在して設けられ
た複数本のビット線であり、後述するメモリセルの情報
を伝達するためのものである。Ｍはワード線ＷＬとビッ
ト線ＢＬとの所定交差部に設けられたメモリセルであシ
、ＤＲＡＭの情報を構成するためのものである。メモリ
セルＭは、スイッチング素子となるＭＩＳＦＢＴＱＭと
情報となる電荷全蓄積する容量素子Ｃとの直列接続によ
って構成されており、マトリックス状に複数配置されて
メモリセルアレイを構成している。１はワードクロック
回路、φ８は選択タイミング信号線であり、ワードクロ
ック回路１からの所定のワード線ＷＬ金選択する選択タ
イミング信号を伝達するためのものである。In FIG. 1, WL is a plurality of word lines extending in a first direction at a predetermined pitch, and DR, which will be described later,
MISFE, which is the switching element of AM memory cells
T is connected to the G electrode and the MISFET is turned ON.
This is to turn it "OFF". BL is a plurality of bit lines that are provided to intersect the word lines WL at a predetermined pitch and extend in a second direction, and are used to transmit information of memory cells, which will be described later. M is a memory cell provided at a predetermined intersection between a word line WL and a bit line BL, and is used to configure information in the DRAM. The memory cells M are constituted by a series connection of a MISFBTQM serving as a switching element and a capacitive element C that stores all charges serving as information, and a plurality of them are arranged in a matrix to constitute a memory cell array. 1 is a word clock circuit, and φ8 is a selection timing signal line, which is used to transmit a selection timing signal from the word clock circuit 1 for selecting a predetermined word line WL.
ＱＴは所定のワード線ＷＬと選択タイミング信号線φ工
との間に設けられたトランスファ用ＭＩ８ＦＥＴである
。２はＸデコーダであり、所定のトランスファ用ＭＩＳ
ＦＢＴＱＴを”ＯＮ”、”ＯＦＦ”するためのものであ
る。QT is a transfer MI8FET provided between a predetermined word line WL and a selection timing signal line φ. 2 is an X decoder, and a predetermined transfer MIS
This is for turning FBTQT “ON” and “OFF”.
次に、本実施例の具体的な構造について、その説明をす
る。Next, the specific structure of this embodiment will be explained.
第２図は、本発明の一実施例を説明するためのＤＲＡＭ
のメモリセルアレイの要部を示す平面図であり、第３図
は、第２図の■−■切断線における断面図である。なお
、第２図において、その図面を見易くするために、各導
電層間に設けられるべき眉間絶縁膜は図示しない。FIG. 2 shows a DRAM for explaining one embodiment of the present invention.
FIG. 3 is a plan view showing a main part of the memory cell array of FIG. Note that in FIG. 2, in order to make the drawing easier to see, the glabellar insulating film that should be provided between each conductive layer is not shown.
ｔＪ２図および第３図において、３はシリコン単結晶か
らなるｐ−型の半導体基板であり、ＤＲＡＭを構成する
ためのものである。４は半導体素子間となる半導体基板
３主面部に設けられたフィールド絶縁膜（ＳｔＯ，膜）
であり、それらを電気的に分離するためのものである。In FIG. tJ2 and FIG. 3, reference numeral 3 denotes a p-type semiconductor substrate made of silicon single crystal, which is used to configure a DRAM. 4 is a field insulating film (StO, film) provided on the main surface of the semiconductor substrate 3 between semiconductor elements;
This is to electrically isolate them.
フィールド絶縁膜４は、周知の基板３表面の選択酸化技
術によって形成され、その膜厚は８０００−１００００
Ｃ人〕程度と比較的厚く設けられる。４Ａはフィールド
絶縁膜４下部の半導体基板３主面部に設けられたｐ型の
チャンネルストッパ領域でｓｂ、半導体素子間をより電
気的に分離するためのもめである。５はメモリセルの容
量素子形成領域の半導体基板３主面部およびフィールド
絶縁膜４上部に設けられた絶縁膜（例えば８ ｓ Ｏｔ
１１４ ）であり、メモリセルの容量素子を構成する
ためのものである。６は絶縁膜５上部に設けられた１層
目の多結晶シリコン層からなる導電プレートであり、Ｄ
ＲＡＭの容量素子を構成するためのものである。メモリ
セルの容量素子Ｃは、主として、メモリセル形成領域の
半導体基板３主面部、絶縁膜５および導電プレート６に
よって構成される。、７は第１導電プレートの熱酸化に
より導電プレート６を覆うように設けられた絶縁膜でお
り、該導電プレート６と後述するワード線（ＷＬ）とを
電気的に分離するためのものである。８はメモリセルの
ＭＩＳＦＥＴ形成領域の半導体基板３主面部に設けられ
た絶Ｒ膜であシ、主として、ＭＩＳＦＥＴのゲート絶縁
膜を構成するためのものである。メモリセルのＭＩＳＦ
ＥＴ形成領域は、その部分を露出させるように導電プレ
ート６を開口させ喪状態で設けられている。The field insulating film 4 is formed by a well-known selective oxidation technique on the surface of the substrate 3, and its film thickness is 8000-10000.
It is relatively thick, about the size of a person C. 4A is a p-type channel stopper region sb provided on the main surface of the semiconductor substrate 3 below the field insulating film 4, and is used to further electrically isolate the semiconductor elements. Reference numeral 5 denotes an insulating film (for example, 8 s Ot
114) and is used to constitute a capacitive element of a memory cell. 6 is a conductive plate made of a first polycrystalline silicon layer provided on the insulating film 5;
This is for configuring a capacitive element of a RAM. The capacitive element C of the memory cell is mainly constituted by the main surface portion of the semiconductor substrate 3 in the memory cell formation region, the insulating film 5, and the conductive plate 6. , 7 is an insulating film provided to cover the conductive plate 6 by thermal oxidation of the first conductive plate, and is for electrically separating the conductive plate 6 from a word line (WL) to be described later. . Reference numeral 8 denotes an isolated R film provided on the main surface of the semiconductor substrate 3 in the MISFET formation region of the memory cell, and is mainly used to constitute the gate insulating film of the MISFET. Memory cell MISF
The ET formation region is provided in a blank state by opening the conductive plate 6 to expose the region.
このために、後述するワード線（ＷＬ）が形成される部
分の絶縁膜７，８およびフィールド絶縁膜４上面部は、
フィールドｆｉｌ！！縁膜４．導電プレート６等によっ
て、急峻な段差形状を有する段差部Ｓが存在する。９は
フィールド絶縁膜４および絶縁膜７，８上部を所定ピッ
チで第１の方向に延在し、かつメモリセルのＭＩＳＦＥ
Ｔ形成領域に存在する不要な段差部Ｓと垂直以外の所定
の角度（直交しない角度）で交差して設けられ念ワード
線ＷＬである。ワード線（ＷＬ）９は、多結晶シリコン
層９Ａ上部に、それよシも低抵抗の高融点金属とシリコ
ンとの化合物であるシリサイド層９Ｂを被着して構成し
である。ワードＭＷＬと段差部Ｓとが直交すると、シリ
サイドＪｉｆｔ９Ｂの被着性が悪いために、段差部Ｓに
おいて、その断面々積が縮小して抵抗値が増大してしま
う。ワード線（ＷＬ）９と段差部Ｓとの交差の角度とは
１段差部Ｓの段差面（基板表面に対してほぼ垂直な面）
と平坦部の平坦面（基板表面に平行な面）とビよって構
成される辺（段差部の端部）に対して、ワード線の交わ
る角度をいう。本実施例によれば、段差部Ｓにおけるワ
ード線（ＷＬ）の断面々積の縮小化を緩和し、その部分
が許容することのできる電流値の低下を抑制することが
でき、かつ、後述するが、所定の角度で交差しているの
で、段差部に発生した平坦部よシも高い抵抗部を回避す
る電流経路。For this reason, the upper surface of the insulating films 7 and 8 and the field insulating film 4 where word lines (WL), which will be described later, are formed are as follows.
Field fil! ! Membrane 4. A step portion S having a steep step shape exists due to the conductive plate 6 and the like. Reference numeral 9 extends in the first direction at a predetermined pitch over the field insulating film 4 and the insulating films 7 and 8 and connects the MISFE of the memory cell.
The word line WL is provided to intersect the unnecessary stepped portion S existing in the T forming region at a predetermined angle other than perpendicularly (an angle that is not orthogonal). The word line (WL) 9 is constructed by depositing a silicide layer 9B, which is a compound of a high melting point metal and silicon and has an even lower resistance, on top of the polycrystalline silicon layer 9A. If the word MWL and the step S are perpendicular to each other, the adhesion of the silicide Jift 9B is poor, so the cross-sectional area of the step S decreases and the resistance value increases. The angle at which the word line (WL) 9 intersects with the stepped portion S is the stepped surface of the 1-step portion S (a surface approximately perpendicular to the substrate surface).
This is the angle at which the word line intersects with the side formed by the flat surface (parallel to the substrate surface) of the flat portion and the edge (edge of the stepped portion). According to this embodiment, it is possible to alleviate the reduction in the cross-sectional area of the word line (WL) in the stepped portion S, suppress the decrease in the current value that can be tolerated by that portion, and furthermore, as will be described later. Since the current paths intersect at a predetermined angle, the current path avoids high resistance areas even in flat areas that occur in stepped areas.
すなわち前記段差部の端部に直交しない電流経路を設け
ることができ、ワード線（ＷＬ）９の抵抗値を低減する
ことができる。さらに、ワード線（ＷＬ）９の抵抗値を
低減することができるので、ワード線（ＷＬ）９を所定
の電位に立上がらせる前記トランスファ用ＭＩ８ＦＥＴ
ＱＴの駆動能力。That is, it is possible to provide a current path that is not orthogonal to the end of the stepped portion, and the resistance value of the word line (WL) 9 can be reduced. Furthermore, since the resistance value of the word line (WL) 9 can be reduced, the transfer MI8FET that raises the word line (WL) 9 to a predetermined potential
QT driving ability.
該トランスファ用ＭＩ８ＦＥＴＱＴを°ＯＮ′。Turn on the MI8FETQT for transfer.
”ＯＦＦ” させるためのＸデコーダ２の駆動能力を縮
小、すなわち、それらに要する面精を縮小することがで
き、ＤＲＡＭの集積度を向上することができる。なお、
シリサイド層９Ｂは、高融点金属層、例えばモリブデン
層、タングステン層であってもよい。１０はメモリセル
のＭＩ８ＦＥＴ形成領域におけるワード＠ （ＷＬ）９
両側部の半導体基板３主面部に設けられたｎ 型の半導
体領域であり、ソース領域またはドレイン領域として使
用し、ＭＩＳＦＢＴを構成するためのものである。The drive capability of the X decoder 2 for turning it "OFF" can be reduced, that is, the surface precision required therefor can be reduced, and the degree of integration of the DRAM can be improved. In addition,
The silicide layer 9B may be a high melting point metal layer, such as a molybdenum layer or a tungsten layer. 10 is word @ (WL)9 in the MI8FET formation area of the memory cell
These are n-type semiconductor regions provided on the main surface of the semiconductor substrate 3 on both sides, and are used as source regions or drain regions to form a MISFBT.
メモリセルのＭＩＳＦＥＴＱＭは、ＭＩＳＦＢＴＱＭ形
成領域におけるワード線（ＷＬ）９ 、絶縁膜８および
一対の半導体領域１０によって構成される。１１はワー
ド線（ＷＬ）９を覆うように設けられた絶縁膜であり、
後述するビット線ＢＬと電気的に分離するためのもので
ある。この絶縁膜１１は、例えばグラス７０−を施した
フォス７オシリケートガラス膜を用いればよい。１２は
絶縁膜１１上部を所定ピッチで第２の方向に延在して設
けられたビット線である。ビット線（ＢＬ）１２は、所
定の半導体領域ｌＯ上部の絶縁膜１１を選択的に除去し
て設けられた接続孔１３を介して当該所定の半導体領域
と電気的に接続されている。The MISFETQM of the memory cell is constituted by a word line (WL) 9, an insulating film 8, and a pair of semiconductor regions 10 in the MISFBTQM formation region. 11 is an insulating film provided to cover the word line (WL) 9;
This is for electrically isolating it from a bit line BL, which will be described later. This insulating film 11 may be, for example, a Phos 7 ossilicate glass film coated with glass 70-. Bit lines 12 are provided extending in the second direction at a predetermined pitch above the insulating film 11. The bit line (BL) 12 is electrically connected to the predetermined semiconductor region 10 through a connection hole 13 formed by selectively removing the insulating film 11 above the predetermined semiconductor region IO.
次−に、ワード線（ＷＬ）９と段差部Ｓとが交差する場
合に、垂直以外の所定角度で交差させたことによる効果
について、具体的に説明する。Next, when the word line (WL) 9 and the stepped portion S intersect, the effect of intersecting at a predetermined angle other than vertically will be specifically explained.
＠４図（５）、＠は、本発明の一集施例の効果を説明す
るためのワード線に要素分解を施したその等価回路図で
あり、第４図囚は、ワード線（ＷＬ）９と段差部Ｓとが
垂直に交差した場合のもの、第４図＠は、ワード線（Ｗ
Ｌ）９と段差部Ｓとが垂直以外の所定角度で交差した場
合のものでおる。＠Figure 4 (5) and ＠ are equivalent circuit diagrams obtained by subjecting word lines to elemental decomposition to explain the effects of a set of embodiments of the present invention. 9 and the stepped portion S perpendicularly intersect, FIG. 4 @ shows the word line (W
L) 9 and the stepped portion S intersect at a predetermined angle other than perpendicularly.
第４図囚、＠において、ρ８はワード線（ＷＬ）９と段
差部Ｓとが交差することによって生じる抵抗部である。In FIG. 4, ρ8 is a resistance portion caused by the intersection of the word line (WL) 9 and the stepped portion S.
線部は等測的な電流経路を表す。同図から明らかなよう
に、ワード線（ＷＬ）９と段差部Ｓとが垂直に交差する
場合は、ワード線（ＷＬ）９の電流経路に必ず抵抗部ρ
８が介在するが、ワード線（ＷＬ）９と段差部Ｓとが垂
直以外の所定角度で交差する場合は、ワード＋１１ｉＩ
（ＷＬ）９の電流経路に抵抗部ρ８を回避するような電
流経路が構成される。従って、ワード線（ＷＬ）９と段
差部Ｓとを垂直以外の所定角度で交差させることにより
て、ワード線（ＷＬ）９の段差部Ｓにおける抵抗値を低
減することができる。Lines represent isometric current paths. As is clear from the figure, when the word line (WL) 9 and the stepped portion S perpendicularly intersect, the current path of the word line (WL) 9 must include a resistor ρ.
8, but if the word line (WL) 9 and the stepped portion S intersect at a predetermined angle other than perpendicular, the word +11iI
A current path is configured in the current path of (WL) 9 so as to avoid the resistance portion ρ8. Therefore, by making the word line (WL) 9 and the stepped portion S intersect at a predetermined angle other than perpendicularly, the resistance value at the stepped portion S of the word line (WL) 9 can be reduced.
（１）所定導電層によって構成された配線と、その下部
の絶縁層上面部に存在する段差部とを、垂直以外の所定
角度で交差させること罠より、段差部に生じる抵抗部を
回避する電流経路が構成できるという作用で、段差部に
おける抵抗値を低減することができる。(1) By crossing the wiring formed by a predetermined conductive layer and the step portion existing on the top surface of the insulating layer below at a predetermined angle other than perpendicular, the current is generated to avoid the resistance portion generated at the step portion. By virtue of the ability to form a path, the resistance value at the stepped portion can be reduced.
（２）前記配線と前記段差部とを、垂直以外の所定角度
で交差させることによ勺、段差部における配線の断面々
積の縮小を緩和することができるという作用で、その部
分が許容することのできる電流値の低下を抑制すること
ができる。(2) By intersecting the wiring and the stepped portion at a predetermined angle other than perpendicular, the reduction in the cross-sectional area of the wiring at the stepped portion can be alleviated; It is possible to suppress a decrease in the current value that can occur.
さらに、ＤＲＡＭにおいて、以下に述べる効果を得るこ
とができる。Furthermore, in the DRAM, the following effects can be obtained.
（３） ワード線と段差部とを垂直以外の所定角度で交
差させることにより、（１）と同様に、特に段差部にお
ける抵抗値を低減することができるという作用で、全体
のワード線の抵抗値を低減することができる。(3) By intersecting the word line and the stepped portion at a predetermined angle other than perpendicularly, as in (1), the resistance value in particular at the stepped portion can be reduced, and the resistance of the entire word line can be reduced. value can be reduced.
（４） （３）により、ワード線の抵抗値が低減できる
という作用で、ＤＲＡＭの情報書き込みならびに読み出
し動作速度を向上することができる。(4) By virtue of (3), the resistance value of the word line can be reduced, so that the speed of information writing and reading operations of the DRAM can be improved.
（５） （３）により、ワード線の抵抗値必監低減で−
るという作用で、該ワード線を立ち上がらせるへめの周
辺回路を構成する素子を縮小することができるので、Ｄ
ＲＡＭの集積度を向上することができる。(5) By (3), the resistance value of the word line is reduced and -
Because of this effect, it is possible to reduce the size of the elements constituting the peripheral circuit that causes the word line to rise.
The degree of integration of RAM can be improved.
以上、本発明者によってなされた発明を、前記実施例に
もとづき具体的に説明したが、本発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変更し得ることは勿論でおる。例えば、前記
実施例は、Ｄ）ＬＡＭについて説明したが、スタティッ
ク型ランダムアクセスメモリ、リードオンリーメモリ等
における多層配線技術に適用してもよい。特にワード線
が多結晶シリコン又はその高融点金属化合物あるいはこ
れらの積層構造からなり、かつメモリセル内のＭＩＳＦ
ＥＴのゲートを極と一体的であるようなメモリにおいて
効果がある。As above, the invention made by the present inventor has been specifically explained based on the above embodiments, but the present invention is not limited to the above embodiments, and can be modified in various ways without departing from the gist thereof. Of course. For example, although the above embodiments have been described with respect to D) LAM, the present invention may also be applied to multilayer wiring technology in static random access memories, read-only memories, and the like. In particular, if the word line is made of polycrystalline silicon, its high melting point metal compound, or a laminated structure of these, and the MISF in the memory cell is
This is effective in memories where the gate of the ET is integral with the pole.
以上、本発明者によってなされた発明を、その背景とな
った利用分野である半導体集積回路装置における多層配
線技術に適用した場合について説明したが、これに限定
されるものではなく、例えば配線基板における多層配線
技術に適用してもよい。 、Although the invention made by the present inventor is applied to multilayer wiring technology in semiconductor integrated circuit devices, which is the background field of application, the present invention is not limited to this, for example, in wiring boards. It may also be applied to multilayer wiring technology. ,
第１図は、本発明の一実施例を説明するためのＤＲＡＭ
の要部を示す等価回路図、
第２図は、本発明の一実施例を説明するためのＤＲＡＭ
のメモリセルアレイの要部を示す平面図、第３図は、第
２図の■−■切断線における断面図、
第４図（イ）、＠は、本発明の一実施例の効果を説明す
るためのワード線に要素分解を施したその等価回路図で
ある。
図中、１・・・ワードクロック、２・・・Ｘデコーダ、
３・・・半導体基板、４・・・フィールド絶縁膜、４Ａ
・・・チャンネルストッパ領域、５，７，８．１１・・
・絶縁膜、６・・・導電プレート、９・・・ワード線（
ＷＬ）１０・・・半導体領域、１２・・・ビット線（Ｂ
Ｌ）、１３・・・接続孔、Ｍ・・・メモリセル、Ｑ・・
・ＭＩＳＦＥＴ、Ｃ・・・容量素子、Ｓ用膜差部、ρ８
・・・抵抗部である。
第 ２ 図
第 ４ 図（Ａ）
第 ４ 図（Ｅｌ）
千か−FIG. 1 shows a DRAM for explaining one embodiment of the present invention.
FIG. 2 is an equivalent circuit diagram showing the main parts of a DRAM for explaining an embodiment of the present invention.
FIG. 3 is a sectional view taken along the section line ■-■ in FIG. 2; FIG. 4 (A) @ illustrates the effects of an embodiment of the present invention FIG. 2 is an equivalent circuit diagram of a word line for which elemental decomposition has been performed. In the figure, 1...word clock, 2...X decoder,
3... Semiconductor substrate, 4... Field insulating film, 4A
...Channel stopper area, 5, 7, 8.11...
・Insulating film, 6... Conductive plate, 9... Word line (
WL) 10...Semiconductor region, 12...Bit line (B
L), 13... Connection hole, M... Memory cell, Q...
・MISFET, C...capacitive element, membrane difference section for S, ρ8
...This is a resistance section. Figure 2 Figure 4 (A) Figure 4 (El) 1,000-
Claims (1)
層配線部材において、所定の前記導電層によって構成さ
れた配線と、その下部の絶縁層上面部に存在する段差部
とが１段差部の段差面と絶縁層の平坦面とによって構成
される辺に対して垂直以外の所定角度を有するように交
差してなることを特徴とする多層配線部材。 ２、前記配線は、ホールプツトピットライン方式を採用
するダイナミックランダムアクセスメモリを構成するワ
ード線であり、前記段差部は、メモリセルのスイッチン
グ素子形成領域において形成される段差部であることを
特徴とする特許請求の範囲第１項記載の多層配線部材。[Scope of Claims] 1. In a multilayer wiring member in which conductive layers and insulating layers are alternately overlapped to form a plurality of layers, the wiring formed by a predetermined conductive layer and the upper surface of the insulating layer below the wiring A multilayer wiring member, characterized in that the step portion intersects at a predetermined angle other than perpendicular to a side formed by the step surface of the one step portion and the flat surface of the insulating layer. 2. The wiring is a word line constituting a dynamic random access memory that employs a halt pit line method, and the stepped portion is a stepped portion formed in a switching element formation region of a memory cell. A multilayer wiring member according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58216313A JPS60109249A (en) | 1983-11-18 | 1983-11-18 | Multilayer interconnection member |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58216313A JPS60109249A (en) | 1983-11-18 | 1983-11-18 | Multilayer interconnection member |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60109249A true JPS60109249A (en) | 1985-06-14 |
| JPH0572754B2 JPH0572754B2 (en) | 1993-10-12 |
Family
ID=16686559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58216313A Granted JPS60109249A (en) | 1983-11-18 | 1983-11-18 | Multilayer interconnection member |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60109249A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62145863A (en) * | 1985-12-20 | 1987-06-29 | Sanyo Electric Co Ltd | Semiconductor memory device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54524A (en) * | 1977-06-02 | 1979-01-05 | Nec Corp | Semiconductor memory unit |
| JPS5694769A (en) * | 1979-12-26 | 1981-07-31 | Ibm | Integrated circuit memory array |
-
1983
- 1983-11-18 JP JP58216313A patent/JPS60109249A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54524A (en) * | 1977-06-02 | 1979-01-05 | Nec Corp | Semiconductor memory unit |
| JPS5694769A (en) * | 1979-12-26 | 1981-07-31 | Ibm | Integrated circuit memory array |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62145863A (en) * | 1985-12-20 | 1987-06-29 | Sanyo Electric Co Ltd | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0572754B2 (en) | 1993-10-12 |
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