JPH03116965A - Memory cell structure - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、スタックドキャパシタ構成を有するメモリ
セル構造に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a memory cell structure having a stacked capacitor configuration.
第３図はスタックドキャパシタ構造を有する従来のＤＲ
ＡＭメモリセルの一部平面図である。また第４図は第３
図のＹ−Ｙ’線での断面図である。Figure 3 shows a conventional DR with a stacked capacitor structure.
FIG. 3 is a partial plan view of an AM memory cell. Also, Figure 4 shows the 3rd
It is a sectional view taken along the YY' line in the figure.
Ｐ型゛１６導体基板１上にフィールド酸化膜１ｏを形成
することにより活性化領域１ａを形成する。イオン注入
後拡散を行い、Ｐ型半導体基板１の一部表面にｎ 型の
拡散領域２ａ、２ｂを形成する。A field oxide film 1o is formed on a P-type 16 conductor substrate 1 to form an active region 1a. After ion implantation, diffusion is performed to form n-type diffusion regions 2a and 2b on a partial surface of the P-type semiconductor substrate 1.
次に、拡散領域２ａ、２ｂを避けるようにＰ型半導体基
板１上に絶縁膜３を形成する。絶縁膜３上にワード配線
４を形成し、その上を絶縁膜３で再び覆う。次に、拡散
領域２ｂ上及びワード配線４上の絶縁層３上にポリシリ
コンより成るできるだけ表面積の広い記憶ノード５を形
成する。次に、記憶ノード５の表面を覆うよう絶縁Ｈ６
を形成し、絶縁膜６上にポリシリコンでキャパシタセル
プレート７を形成する。その後、表面全体に層間絶縁膜
８を形成する。次に、拡散領域２ａ上の層間絶縁膜８に
スルーホール９ａを開け、このスルーホール９ａを介し
拡散領域２ａとコンタクトするようにビット配線９を形
成する。Next, an insulating film 3 is formed on the P-type semiconductor substrate 1 so as to avoid the diffusion regions 2a and 2b. A word wiring 4 is formed on the insulating film 3, and the word wiring 4 is covered again with the insulating film 3. Next, a storage node 5 made of polysilicon and having as wide a surface area as possible is formed on the diffusion region 2b and the insulating layer 3 on the word wiring 4. Next, the insulation H6 is placed so as to cover the surface of the storage node 5.
A capacitor cell plate 7 is formed of polysilicon on the insulating film 6. Thereafter, an interlayer insulating film 8 is formed over the entire surface. Next, a through hole 9a is opened in the interlayer insulating film 8 above the diffusion region 2a, and a bit wiring 9 is formed so as to contact the diffusion region 2a through the through hole 9a.
第５図はこのようにして形成されたメモリセルの等価回
路図である。ただし、第５図中の行デコーダ１００．セ
ンスアンプ２００９列デコーダ３００は第３図、第４図
には示されていない。拡散領域２ａ、２ｂとワード配線
４によりトランジスタＱが）Ｍ成され、記憶ノード５．
絶縁膜６及びキャパシタセルプレート７によりコンデン
サＣが構成されている。FIG. 5 is an equivalent circuit diagram of a memory cell formed in this manner. However, row decoder 100 in FIG. The sense amplifier 2009 column decoder 300 is not shown in FIGS. A transistor Q is formed by the diffusion regions 2a and 2b and the word wiring 4, and a storage node 5.
A capacitor C is constituted by the insulating film 6 and the capacitor cell plate 7.
このようにして形成されたメモリセルは、ワード配線４
が行デコーダ１００に、ビ・ット配線９がセンスアンプ
２００１列デコーダ３００に接続される。行デコーダ１
００により特定の行のワード配線４が選択されることに
より、その行のコンデンサＣがビット配線９に接続され
る。次に列デコーダ３００により特定の列のビット配線
９が選択されることにより、その列のセンスアンプ２０
０が１１０回路（図示せず）に接続され、指定されたビ
ットの読出しあるいは書込みが行われる。データ“１”
、“０”は記憶ノード５．絶縁膜６及びキャパシタセル
プレート７により構成されるコンデンサＣに電荷が蓄積
されているかいないかにより決定される。この時の記憶
容量は記憶ノード５の表面積により決定される。The memory cell formed in this way has a word wiring 4
is connected to the row decoder 100, and the bit wiring 9 is connected to the sense amplifier 2001 and the column decoder 300. row decoder 1
By selecting the word line 4 of a specific row by 00, the capacitor C of that row is connected to the bit line 9. Next, the column decoder 300 selects the bit wiring 9 of a specific column, so that the sense amplifier 20 of that column
0 is connected to a 110 circuit (not shown) to read or write the designated bit. Data “1”
, "0" is the storage node 5. It is determined by whether or not charges are accumulated in the capacitor C constituted by the insulating film 6 and the capacitor cell plate 7. The storage capacity at this time is determined by the surface area of the storage node 5.
スタックドキャパシタ構造を有する従来のＤＲＡＭメモ
リセルは以上のように記憶ノード５がビット配線９の形
成領域を避けるように形成されている。そのため、記憶
容量を増加させるため記憶ノード５を拡張しようとして
も限界があり、大幅には記憶容量で増加させることがで
きなかった。In the conventional DRAM memory cell having the stacked capacitor structure, the storage node 5 is formed so as to avoid the area where the bit line 9 is formed, as described above. Therefore, even if an attempt was made to expand the storage node 5 in order to increase the storage capacity, there was a limit, and the storage capacity could not be increased significantly.
この発明は上記のような問題点を解消するためになされ
たもので、記憶容量を大幅に増加できるメモリセル構造
を得ることを目的とする。This invention was made to solve the above-mentioned problems, and aims to provide a memory cell structure that can significantly increase storage capacity.
この発明に係るメモリセル構造は、第１導電型の半導体
基板と絶縁されるように形成されたワード配線と、ワー
ド配線の両側の半導体基板上に形成された第２導電型の
第１．第２の゛ト導体領域と、ワード配線と直交し、か
つワード配線と絶縁され、第１の半導体領域と電気的に
接続するように形成されたビット配線と、第２の半導体
領域とのコンタクトナールを有し、ワード配線及びビッ
ト配線を覆うように形成された第１の絶縁層と、コンタ
クトホールを介して第２の半導体領域と電気的に接続す
るように第１の絶縁層上に形成された記憶ノードと、記
憶ノード表面に形成された第２の絶縁層と、第２の絶縁
層の表面に形成されたキャパシタセルプレートとを備え
ている。The memory cell structure according to the present invention includes a word wiring formed to be insulated from a semiconductor substrate of a first conductivity type, and a first conductivity type wiring formed on the semiconductor substrate on both sides of the word wiring. A contact between the second bit conductor region, the bit wire that is perpendicular to the word wire, insulated from the word wire, and electrically connected to the first semiconductor region, and the second semiconductor region. a first insulating layer having a knurl and formed to cover the word wiring and the bit wiring; and a first insulating layer formed on the first insulating layer so as to be electrically connected to the second semiconductor region via a contact hole. a second insulating layer formed on the surface of the storage node, and a capacitor cell plate formed on the surface of the second insulating layer.
この発明においては、ワード配線及びビット配線を覆う
ように形成された第１の絶縁層上にも記憶ノードを形成
するようにしているので、記憶ノードの形成領域がビッ
ト配線の形成領域により制限されることはない。In this invention, since the storage node is also formed on the first insulating layer formed to cover the word wiring and the bit wiring, the area where the storage node is formed is limited by the area where the bit wiring is formed. It never happens.
第１図はこの発明に係るメモリセル構造の一実施例を示
す平面図、第２図は第１図のｘ−ｘ’線での断面図であ
る。この発明に係るメモリセル構造と第３図、第４図に
示した従来のメモリセル構造との相違点は、拡散領域２
ｂとのコンタクトホール５ａを有する層間絶縁膜８によ
りワード配線４及びビット配線９を覆い、該コンタクト
ホール５ａを介し拡散領域２ｂと記憶ノード５とをコン
タクトするようできるようにし、層間絶縁膜８上に記憶
ノード５が形成できるようにしたことである。FIG. 1 is a plan view showing an embodiment of a memory cell structure according to the present invention, and FIG. 2 is a sectional view taken along line xx' in FIG. 1. The difference between the memory cell structure according to the present invention and the conventional memory cell structure shown in FIGS. 3 and 4 is that the diffusion region 2
The word wiring 4 and the bit wiring 9 are covered with an interlayer insulating film 8 having a contact hole 5a with the contact hole 5a, so that the diffusion region 2b and the storage node 5 can be brought into contact with each other through the contact hole 5a. The storage node 5 can be formed at any time.
ワード配線４の形成までは従来と同様にして行う。The steps up to the formation of the word wiring 4 are performed in the same manner as in the prior art.
すなわち、Ｐ型半導体基板１上にフィールド酸化膜１０
を形成することにより活性化領域１ａを形成する。イオ
ン注入後拡散を行い、Ｐ型半導体基板１の一部表面にｎ
型の拡散領域２ａ、２ｂを形成する。次に、拡散領域
２ａ、２ｂを避けるようにＰ型半導体基板１上に絶縁膜
３を形成する。That is, a field oxide film 10 is formed on a P-type semiconductor substrate 1.
Activated region 1a is formed by forming. After ion implantation, diffusion is performed to form n
Mold diffusion regions 2a and 2b are formed. Next, an insulating film 3 is formed on the P-type semiconductor substrate 1 so as to avoid the diffusion regions 2a and 2b.
絶縁膜３上にワード配線４を形成する。A word wiring 4 is formed on the insulating film 3.
次にビット配線９を形成する。ビット配線９はビット配
線コンタクトホール９ａを介し拡散領域２ａとコンタク
トしている。このビット配線９は絶縁膜３によりワード
配線４と絶縁されており、ビット配線９はワード配線４
と直交するように形成されている。続いて、ワード配線
４及びビット配線９上に、記憶ノードコンタクトホール
５ａを有する層間絶縁膜８を形成する。この層間絶縁膜
８は、その厚さが１μｍ以上で、例えばＣＶＤ法によっ
て形成された酸化膜より成る。また、層間絶縁ａＳに設
けられた記憶ノードコンタクトホール５ａは、例えば異
方性エツチングにより拡散領域２ｂに達するように形成
する。Next, bit wiring 9 is formed. Bit line 9 is in contact with diffusion region 2a via bit line contact hole 9a. This bit line 9 is insulated from the word line 4 by an insulating film 3, and the bit line 9 is insulated from the word line 4.
It is formed perpendicular to the Subsequently, an interlayer insulating film 8 having a storage node contact hole 5a is formed on the word line 4 and bit line 9. This interlayer insulating film 8 has a thickness of 1 μm or more and is made of, for example, an oxide film formed by a CVD method. Furthermore, the storage node contact hole 5a provided in the interlayer insulation aS is formed by, for example, anisotropic etching so as to reach the diffusion region 2b.
次に、記憶ノードコンタクトホール５ａを介し拡散領域
２ｂとコンタクトするように記憶ノード５を形成する。Next, storage node 5 is formed so as to be in contact with diffusion region 2b via storage node contact hole 5a.
つまり、記憶ノード５は、拡散領域２ｂ上（記憶ノード
コンタクトホール５ａの底面）、記憶ノードコンタクト
ホール５ａの側壁及び層間絶縁膜８上に形成され、１セ
ルのほぼ全表面を覆っている。この場合、層間絶縁膜８
の厚さを前述のように１μｍ以上にすることで、記憶ノ
ードコンタクトホール５ａの側壁面積がより広くなり、
記憶ノード５ａの表面積もより広くなる。That is, the storage node 5 is formed on the diffusion region 2b (the bottom surface of the storage node contact hole 5a), on the side wall of the storage node contact hole 5a, and on the interlayer insulating film 8, and covers almost the entire surface of one cell. In this case, the interlayer insulating film 8
By making the thickness of 1 μm or more as described above, the side wall area of the storage node contact hole 5a becomes wider,
The surface area of storage node 5a also becomes larger.
記憶ノード５は例えばポリシリコンより成る。そして、
記憶ノード５の表面に絶縁膜６を形成し、絶縁膜６上に
キャパシタセルプレート７を形成する。７ａは、隣り合
う記憶ノード５を分離するための分離ホールである。Storage node 5 is made of polysilicon, for example. and,
An insulating film 6 is formed on the surface of the storage node 5, and a capacitor cell plate 7 is formed on the insulating film 6. 7a is a separation hole for separating adjacent storage nodes 5.
このように形成されたメモリセルの等価回路は第５図と
同様になり、またその動作も第４図の従来のメモリセル
と同様である。メモリセルの記憶容量は、前述したよう
に、記憶ノード５の表面積により決定される。この実施
例では、記憶ノード５は記憶ノードコンタクトホール５
ａの底面、側面及び層間絶縁膜８の表面に形成され、従
来のようにビット配線９の形成領域に制限されないので
、従来に比し大幅に記憶容量が増加したことになる。The equivalent circuit of the memory cell formed in this manner is similar to that shown in FIG. 5, and its operation is also similar to that of the conventional memory cell shown in FIG. 4. The storage capacity of the memory cell is determined by the surface area of the storage node 5, as described above. In this embodiment, the storage node 5 has a storage node contact hole 5
A is formed on the bottom surface, side surfaces, and surface of the interlayer insulating film 8, and is not limited to the area where the bit wiring 9 is formed as in the conventional case, so that the storage capacity is significantly increased compared to the conventional case.
また、層間絶縁膜８の厚さをさらに厚くすることにより
、記憶ノードコンタクトホール５ａの側壁面積をさらに
大きくすることができる。その結果、記憶ノード５ａの
表面積をさらに大きくすることができ、さらに記憶容量
の増加が図れる。Further, by further increasing the thickness of interlayer insulating film 8, the side wall area of storage node contact hole 5a can be further increased. As a result, the surface area of the storage node 5a can be further increased, and the storage capacity can be further increased.
以上のように、この発明によれば、ワード配線及びビッ
ト配線を覆うように形成された第１の絶縁層上にも記憶
ノードを形成するようにしたので、記憶ノードの形成領
域がビット配線の形成領域により制限されることはない
。その結果、記憶容量の大きいメモリセル構造を得るこ
とができるという効果がある。As described above, according to the present invention, since the storage node is also formed on the first insulating layer formed to cover the word wiring and the bit wiring, the storage node formation area is the same as that of the bit wiring. It is not limited by the formation area. As a result, it is possible to obtain a memory cell structure with a large storage capacity.
第１図はこの発明に係るメモリセル構造の一実施例を示
す平面図、第２図は第１図のｘ−ｘ’線での断面図、第
３図は従来のＤＲＡＭメモリセルの一部平面図、第４図
は第３図のＹ−Ｙ’線での断面図、第５図は従来のメモ
リセル構造１セルの等価回路を示す回路図である。
図において、１はＰ型半導体基板、２ａ及び２ｂはｎ＋
拡散領域、４はワード配線、５は記憶ノード、６は絶縁
膜、７はキャパシタセルプレート、８は層間°絶縁膜、
９はピッ
ト配線である。
なお、
各図中同一符号は同一または相当部分を示す。FIG. 1 is a plan view showing an embodiment of a memory cell structure according to the present invention, FIG. 2 is a cross-sectional view taken along line xx' in FIG. 1, and FIG. 3 is a part of a conventional DRAM memory cell. FIG. 4 is a plan view, FIG. 4 is a sectional view taken along line Y-Y' in FIG. 3, and FIG. 5 is a circuit diagram showing an equivalent circuit of one cell of a conventional memory cell structure. In the figure, 1 is a P-type semiconductor substrate, 2a and 2b are n+
A diffusion region, 4 a word wiring, 5 a storage node, 6 an insulating film, 7 a capacitor cell plate, 8 an interlayer insulating film, and 9 a pit wiring. Note that the same symbols in each figure indicate the same or equivalent parts.
Claims (1)
されたワード配線と、 前記ワード配線の両側の前記半導体基板上に形成された
第２導電型の第１、第２の半導体領域と、前記ワード配
線と直交し、かつ前記ワード配線と絶縁され、前記第１
の半導体領域と電気的に接続するように形成されたビッ
ト配線と、 前記第２の半導体領域とのコンタクトホールを有し、前
記ワード配線及び前記ビット配線を覆うように形成され
た第１の絶縁層と、 前記コンタクトホールを介して前記第２の半導体領域と
電気的に接続するように前記第１の絶縁層上に形成され
た記憶ノードと、 前記記憶ノード表面に形成された第２の絶縁層と、 前記第２の絶縁層の表面に形成されたキャパシタセルプ
レートとを備えたメモリセル構造。(1) A word wiring formed to be insulated from a semiconductor substrate of a first conductivity type, and first and second semiconductor regions of a second conductivity type formed on the semiconductor substrate on both sides of the word wiring. and the first wire, which is orthogonal to the word wire and insulated from the word wire.
a bit wire formed to be electrically connected to the semiconductor region; and a first insulator having a contact hole with the second semiconductor region and formed to cover the word wire and the bit wire. a storage node formed on the first insulating layer so as to be electrically connected to the second semiconductor region via the contact hole, and a second insulating layer formed on the surface of the storage node. a capacitor cell plate formed on a surface of the second insulating layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1255943A JPH03116965A (en) | 1989-09-29 | 1989-09-29 | Memory cell structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1255943A JPH03116965A (en) | 1989-09-29 | 1989-09-29 | Memory cell structure |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03116965A true JPH03116965A (en) | 1991-05-17 |
Family
ID=17285733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1255943A Pending JPH03116965A (en) | 1989-09-29 | 1989-09-29 | Memory cell structure |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03116965A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08203267A (en) * | 1995-01-30 | 1996-08-09 | Nec Corp | Semiconductor memory device |
Citations (4)
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| JPS61176148A (en) * | 1985-01-31 | 1986-08-07 | Fujitsu Ltd | Semiconductor memory device |
| JPS63209157A (en) * | 1987-02-25 | 1988-08-30 | Nec Corp | Semiconductor memory device |
| JPS6441262A (en) * | 1987-08-07 | 1989-02-13 | Hitachi Ltd | Memory cell |
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1989
- 1989-09-29 JP JP1255943A patent/JPH03116965A/en active Pending
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