JPS60108939A - メモリ使用状態表示装置 - Google Patents
メモリ使用状態表示装置Info
- Publication number
- JPS60108939A JPS60108939A JP58217968A JP21796883A JPS60108939A JP S60108939 A JPS60108939 A JP S60108939A JP 58217968 A JP58217968 A JP 58217968A JP 21796883 A JP21796883 A JP 21796883A JP S60108939 A JPS60108939 A JP S60108939A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- display
- display device
- selecting signal
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、コンピュータシステムにおいて、ＣＰＵが
メモリ装置のどの部分を使用しているかを表示する装置
に関するものである。
メモリ装置のどの部分を使用しているかを表示する装置
に関するものである。
この種の装置として従来から第１図に示すものがあった
。
。
１はメモリ領域で内部は複数のメモリブロック１ａ〜１
ｚに分割されている。３はデコード回路であシ、パスラ
イン５を介して図示しないＣＰＵからの信号を入力し、
゛メモリブロック１８〜１ｚのうちのいずれかを選択す
るセレクト信号を出力する。パスライン５はメモリブロ
ック１ａ〜１ｚ及び表示部制御回路Ｔとも接続している
。Ｓはメモリの使用状態を視覚的に判断できるように表
示する表示部である。
ｚに分割されている。３はデコード回路であシ、パスラ
イン５を介して図示しないＣＰＵからの信号を入力し、
゛メモリブロック１８〜１ｚのうちのいずれかを選択す
るセレクト信号を出力する。パスライン５はメモリブロ
ック１ａ〜１ｚ及び表示部制御回路Ｔとも接続している
。Ｓはメモリの使用状態を視覚的に判断できるように表
示する表示部である。
ＣＰＵからパスライン５にアドレス情報が出力されると
、デコード回路３はこの情報を入力し、情報の内容に応
じてライン１１にセレクト信号を出力する。メモリ領域
１では、セレクト信号によシ選択されたメモリブロック
だけがリード／ライトされることになる。一方、アドレ
ス情報は表示部制御回路Ｔにも入力される。表示部制御
回路７では所定の信号処理を行なって表示部９に制御信
号を出力し、表示部９では該制御信号にもとづいて現在
どのメモリ部分が使用されているかを表示する。
、デコード回路３はこの情報を入力し、情報の内容に応
じてライン１１にセレクト信号を出力する。メモリ領域
１では、セレクト信号によシ選択されたメモリブロック
だけがリード／ライトされることになる。一方、アドレ
ス情報は表示部制御回路Ｔにも入力される。表示部制御
回路７では所定の信号処理を行なって表示部９に制御信
号を出力し、表示部９では該制御信号にもとづいて現在
どのメモリ部分が使用されているかを表示する。
しかるに、この従来装置ではパスラインからのアドレス
情報にもとづいてメモリの使用状態を表示していること
から、細部の使用状態を表示し得るが、実際にはシステ
ムは高速で動作しているためにアドレスの変化を人間が
判読することはむずかしい。したがって、いずれのメモ
リブロックが使用されているかどうかという程度の概略
的なメモリ使用状態を表示し得れば十分であるといえる
。
情報にもとづいてメモリの使用状態を表示していること
から、細部の使用状態を表示し得るが、実際にはシステ
ムは高速で動作しているためにアドレスの変化を人間が
判読することはむずかしい。したがって、いずれのメモ
リブロックが使用されているかどうかという程度の概略
的なメモリ使用状態を表示し得れば十分であるといえる
。
しかし、いずれのメモリブロックが使用されて・いるか
を表示するために、従来は表示部制御回路及び表示部を
用いているので回路構成及び装置が大きくなるという欠
点があった。
を表示するために、従来は表示部制御回路及び表示部を
用いているので回路構成及び装置が大きくなるという欠
点があった。
本発明はこのような問題点に鑑みてなされたものでアシ
、きわめて簡単な構成でメモリブロックの使用状態を表
示することのできるメモリ使用状態表示装置を提供する
ことを目的とするものである。
、きわめて簡単な構成でメモリブロックの使用状態を表
示することのできるメモリ使用状態表示装置を提供する
ことを目的とするものである。
かかる目的を達成するために、本発明では、メモリ領域
内のメモリブロックを選択するためのセレクト信号を利
用して使用中のメモリブロックの表示を行なおうとする
ものである。
内のメモリブロックを選択するためのセレクト信号を利
用して使用中のメモリブロックの表示を行なおうとする
ものである。
以下実施例とともに本発明の詳細な説明する。
第２図は本発明の一実施例を示すブロック図である。本
図において、第１図と同−又は相当する要素には同一の
符号を付しである。１３は表示部であシ、ＬＥＤｌ３．
〜１３ｚが配列されている。１５はＬＥＤ １３ ａ〜
１３ｚの駆動制御を行なう制御回路である。
図において、第１図と同−又は相当する要素には同一の
符号を付しである。１３は表示部であシ、ＬＥＤｌ３．
〜１３ｚが配列されている。１５はＬＥＤ １３ ａ〜
１３ｚの駆動制御を行なう制御回路である。
次に本装置の動作を説明する。図示しないＣＰＵからパ
スライン５にたとえばメモリブロック１ａを指定するア
ドレス情報が出力されると、デコード回路３はこの情報
を入力し、情報内容に応じてライン１１にセレクト信号
を出力する。メモリ領域１では、セレクト信号により選
択されたメモリブロック１ａだけが、リード／ライトさ
れることになる。また、このセレクト信号は同時に制御
回路１５にも入力される。制御回路１５はセレクト信号
をそのままドライブして、対応するＬＥＤｌ ａを発光
させる。
スライン５にたとえばメモリブロック１ａを指定するア
ドレス情報が出力されると、デコード回路３はこの情報
を入力し、情報内容に応じてライン１１にセレクト信号
を出力する。メモリ領域１では、セレクト信号により選
択されたメモリブロック１ａだけが、リード／ライトさ
れることになる。また、このセレクト信号は同時に制御
回路１５にも入力される。制御回路１５はセレクト信号
をそのままドライブして、対応するＬＥＤｌ ａを発光
させる。
なお、制御回路１５は、セレクト信号の態様によって簡
単な論理回路を通してＬＥＤｌ ３．〜１３ｚをドライ
ブさせるものとすることもできる。
単な論理回路を通してＬＥＤｌ ３．〜１３ｚをドライ
ブさせるものとすることもできる。
また、表示器１３は必ずしもＬＥＤで構成する必要はな
く、その他の表示手段を用いてもよいことは言うまでも
ない。
く、その他の表示手段を用いてもよいことは言うまでも
ない。
ｆた、上記実施例ではメモリの場合について説明したが
Ｉｌｏでも差し支えない。
Ｉｌｏでも差し支えない。
以上説明したように本発明によれば、メモリ領域内のメ
モリブロックを選択するセレクト信号を利用して使用中
のメモリブロックを表示するので、きわめて簡単な回路
構成でメモリの使用状態を表示することができる効果が
ある。
モリブロックを選択するセレクト信号を利用して使用中
のメモリブロックを表示するので、きわめて簡単な回路
構成でメモリの使用状態を表示することができる効果が
ある。
第１図は従来のメモリ使用状態表示装置を示すブロック
図、第２図は本発明の一実施例を示すブロック図である
。 １拳・・・メモリ領域、１ａ〜１ｚ ・・・−メモリブ
ロック、３・・・・デコード回路、５・・・拳パスライ
ン、１３−・・・表示部、１３ａ〜１３ｚ・・・・ＬＥ
Ｄ、１５・・・・制御回路。 代 理 人 大 岩 増 雄
図、第２図は本発明の一実施例を示すブロック図である
。 １拳・・・メモリ領域、１ａ〜１ｚ ・・・−メモリブ
ロック、３・・・・デコード回路、５・・・拳パスライ
ン、１３−・・・表示部、１３ａ〜１３ｚ・・・・ＬＥ
Ｄ、１５・・・・制御回路。 代 理 人 大 岩 増 雄
Claims (1)
- メモリ領域が複数のメモリブロックに分割されておシ、
セレクト信号により前記メモリブロックの選択を行ない
、アドレス信号により前記選択されたメモリブロック内
の番地を指定してデータの書き込み・読み出しを行なう
メモリ装置において、選択されている前記メモリブロッ
クを前記セレクト信号にもとづいて表示することを特徴
とするメモリ使用状態表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58217968A JPS60108939A (ja) | 1983-11-17 | 1983-11-17 | メモリ使用状態表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58217968A JPS60108939A (ja) | 1983-11-17 | 1983-11-17 | メモリ使用状態表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60108939A true JPS60108939A (ja) | 1985-06-14 |
Family
ID=16712550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58217968A Pending JPS60108939A (ja) | 1983-11-17 | 1983-11-17 | メモリ使用状態表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60108939A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6461828A (en) * | 1987-09-01 | 1989-03-08 | Nec Corp | Register reference holding mechanism |
-
1983
- 1983-11-17 JP JP58217968A patent/JPS60108939A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6461828A (en) * | 1987-09-01 | 1989-03-08 | Nec Corp | Register reference holding mechanism |
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