JPS60103645A - Electronic device and manufacture thereof - Google Patents
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- JPS60103645A JPS60103645A JP21083183A JP21083183A JPS60103645A JP S60103645 A JPS60103645 A JP S60103645A JP 21083183 A JP21083183 A JP 21083183A JP 21083183 A JP21083183 A JP 21083183A JP S60103645 A JPS60103645 A JP S60103645A
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、電子装置の配線技術さらＫは多層配線に適
用して特に有効々技術に関するもので、たとえば、半導
体集積回路装置における多層配線に利用して有効な技術
に関するものである。[Detailed Description of the Invention] [Technical Field] The present invention relates to wiring technology for electronic devices, and particularly to a technology that is particularly effective when applied to multilayer wiring, for example, for multilayer wiring in semiconductor integrated circuit devices. It is about effective techniques.
電子装置、例えば半導体集積回路装置（ＩＣ。 Electronic devices, such as semiconductor integrated circuit devices (IC).
ＬＳ Ｉ）を高集積化するには、素子パターンの微細加
工技術とともに多層配線技術も重要な技術の一つとなり
つつある。さらにＩＣの集積駁が向上した場合、重要な
問題となってくるのは、多層配線の高密度化の方法であ
るといえる。In order to achieve high integration of LSI (LSI), multilayer wiring technology is becoming one of the important technologies as well as microfabrication technology for element patterns. Furthermore, if the integration of ICs improves, an important issue will be how to increase the density of multilayer wiring.
多層配線、例えば半導体集積回路装置における多層配線
とけ、１層目の配線と２層目の配線との間を層間絶縁膜
で隔てるとともに、２層目の配線の一部な上記層間絶縁
膜に形成した透孔となるスルーホールを介して１ｊ−目
の配線に達せしめて接続することが行なわれる。ここで
、上記層間絶縁膜としてはポリイミド系樹脂あるいはシ
リコン系樹脂などの高分子樹脂が使用される。また、上
記配線としてはアルミニウムが使われる。Multilayer wiring, for example, multilayer wiring in a semiconductor integrated circuit device, separating the first layer wiring from the second layer wiring with an interlayer insulating film, and forming a part of the second layer wiring on the interlayer insulating film. The 1j-th wiring is reached and connected through the through hole, which is a transparent hole. Here, a polymer resin such as a polyimide resin or a silicon resin is used as the interlayer insulating film. Further, aluminum is used for the above wiring.
しかしかかる技術に計いては、上記スルーホールを極〈
小さくしたときに、該スルーホール部分におけるコンタ
クト抵抗（接触抵抗）が大きくなる、という問題点が生
ずるということが本発明者によってあきらかとされた。However, with this technology, the above-mentioned through hole can be
The inventor has found that when the through-hole is made smaller, a problem arises in that the contact resistance in the through-hole portion increases.
例えば上記層間絶縁膜がポリイミド系樹脂の場合は、ス
ルーホールの径が約４μｍＯ以下になると、そのスルー
ホール部分での接触抵抗が急に高（なることが、本発明
者によって確認された。このため、この種の多層配線で
は配線のち密贋の向上が妨げられ、また半導体集積回路
装置にありては集積密度の向上が妨げられる、という問
題が生じるということが発明者によってあきらかとされ
た。For example, when the interlayer insulating film is made of polyimide resin, the inventor has confirmed that when the diameter of the through hole becomes approximately 4 μm or less, the contact resistance at the through hole portion suddenly increases. Therefore, the inventors have found that this type of multilayer wiring impedes the improvement of the security of the wiring, and also impedes the improvement of the integration density of semiconductor integrated circuit devices.
この発明の目的は、１層目の配線と２＠目の配線との接
続部分となるスルーホールを小さくしても、その１層目
の配線と２層目の配線との間に良好かつ安定な接触状態
を得ることができるようにした多層配線技術を提供する
ものである。The purpose of this invention is to provide a good and stable connection between the first layer wiring and the second layer wiring even if the through hole that connects the first layer wiring and the second layer wiring is small. The present invention provides a multilayer wiring technology that makes it possible to obtain a good contact state.
この発明の前記ならびにそのはかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。The foregoing and further objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち、素子が形成された半導体基体上Ｖｃ１層目配
線が形成され、さらに１層目の配線の上に該配線の上に
該配線に対して剥離性の良い被膜を設けるとともに、該
被膜を１層目と２層目の配線が接続するスルーホール部
分にて除去することにより、その接続部分における１層
目の配線の表面の異物を上記被膜とともに除去し、これ
Ｋより１層目の配線と２層目の配線との間に良好かつ安
定な接触状態を得ることができるようにする・という目
的を達成するものである。That is, a Vc first layer wiring is formed on a semiconductor substrate on which an element is formed, and a film having good peelability with respect to the wiring is provided on the first layer wiring, and the film is By removing the through-hole part where the wiring of the first layer and the wiring of the second layer connect, the foreign matter on the surface of the wiring of the first layer at the connection part is removed together with the above coating, and from this K, the wiring of the first layer and the wiring of the first layer are removed. This achieves the purpose of making it possible to obtain a good and stable contact state with the second layer wiring.
〔実施例１〕
以下、この発明の代表的な実施例を図面を参照しながら
説明する。[Example 1] Hereinafter, a typical example of the present invention will be described with reference to the drawings.
なお、図面において同一あるいは相当する部分は同一符
号で示す。In addition, the same or corresponding parts are indicated by the same reference numerals in the drawings.
先ず、８１図はこの発明による多層配線の一実施例を示
す。First, FIG. 81 shows an embodiment of multilayer wiring according to the present invention.
同図に示す多層配線はシリコン半導体基体ｌ。The multilayer wiring shown in the figure is based on a silicon semiconductor substrate.
上に形成されている。この半導体基体１０には、素子伯
域をなす拡散層”−＊ ｐｌ ’＋が選択・形成されて
いる。この半導体基体ｌｏ上には、先ず、その表面を覆
う酸化絶縁［１２が形成されている。formed on top. On this semiconductor substrate 10, a diffusion layer "-* pl '+ which forms the element area is selected and formed. On this semiconductor substrate lo, first, an oxide insulator [12] is formed to cover the surface of the semiconductor substrate lo. There is.
この酸化絶縁膜１２の上Ｖｃ１層目の配線１４が形成さ
れている。この１層目の配線１４は、その一部が上記酸
化絶縁膜１２に：開孔されたスルーホールＴＨを介して
半導体基体ＩＯからの電極取出しを行なっている。この
１層目の配線１４の上には。A Vc first layer wiring 14 is formed on this oxide insulating film 12. A part of the first layer wiring 14 is connected to the oxide insulating film 12, and an electrode is taken out from the semiconductor substrate IO through a through hole TH. On top of this first layer wiring 14.
層間絶縁膜１８を隔てて２層目の配線２ｏが形成されて
いる。そして、２層目の配線２０の一部を、上記層間絶
縁膜１８ｔＣ開孔したスルーホールＴＨ１を介して、１
層目の配線１４に達せしめ、これにより１層目と２層目
との配線１４と２０とを接続している。A second layer wiring 2o is formed with an interlayer insulating film 18 in between. Then, a part of the second layer wiring 20 is connected to the first layer through the through hole TH1 formed in the interlayer insulating film 18tC.
The wire 14 of the first layer is reached, thereby connecting the wires 14 and 20 of the first and second layers.
上述した構成において、上記１層目の配線１４の層間絶
縁膜側面（図では上側面）には、上記配＠１４に対して
の剥離性が良好で・かつ上記層間絶縁膜１８に対しての
接着性が良好な物質からなる被Ｊｌｌｌ ６ｆｆ付着さ
せられている。さらに、その被膜１６が部分的に除去さ
れた個所にて、２層目の配線２０が１層目の配線１４０
表面に達し１両配線１４と２０の接合部分１４ｂが形成
されている。In the above-described structure, the interlayer insulating film side surface (the upper side in the figure) of the first layer wiring 14 has good peelability with respect to the wiring 14 and has a good peelability with respect to the interlayer insulating film 18. Jllll 6ff made of a material with good adhesive properties is attached. Furthermore, at the location where the film 16 is partially removed, the second layer wiring 20 is replaced with the first layer wiring 140.
A joining portion 14b between the two wirings 14 and 20 is formed reaching the surface.
ここで、上記層間絶縁膜１８としてはポリイミドｅイソ
インドロ・キナゾリン・ジオンのごときポリイミド系樹
脂あるいはシリコン系樹脂などの高分子樹脂が使用され
ている。また、１層目および２層目の配線１４．２０は
、アルミニウムをデポジット（堆積）することにより形
成される。さらに、上記被膜１６としては、チタン、ク
ロム。Here, as the interlayer insulating film 18, a polymer resin such as a polyimide resin such as polyimide e isoindolo quinazoline dione or a silicon resin is used. Furthermore, the first and second layer wirings 14 and 20 are formed by depositing aluminum. Furthermore, the coating 16 is made of titanium or chromium.
タングステン、モリブデンなどの酸化されやすい金属が
適している。これらの金属は、その表面が酸化されやす
いために、上記配線１４に対しての剥離性が良好で、か
つ上記層間絶縁膜１８に対しての接着性が良好である。Metals that are easily oxidized such as tungsten and molybdenum are suitable. Since the surfaces of these metals are easily oxidized, they have good releasability to the wiring 14 and good adhesion to the interlayer insulating film 18.
この被膜１６は・１層目の配線１４を形成するためのア
ルミニウムがデポジットされた段階にで、該アルミニウ
ムの上に全面的にデポジットサレる。This film 16 is deposited over the entire surface of the aluminum at the stage where the aluminum for forming the first layer wiring 14 is deposited.
次に％第２図から第７図までは、上述した多層配線を形
成する方法の一実施例をその工程順に示す。Next, FIGS. 2 to 7 show an example of the method for forming the above-mentioned multilayer wiring in the order of steps.
第２図は１層目め配線を形成するための導電層１４Ａを
形成した状態を示す。この導電層１４Ａはアルミニウム
であって、半導体ｌｏ上に形成された表面酸化絶縁膜１
２の上に全面的にデポジットされる。半導体基体１０に
は、累子働域をなす拡散層”−ｓ ＰＩ ” ｄｈ選択
・形成されている。FIG. 2 shows a state in which a conductive layer 14A for forming a first layer wiring is formed. This conductive layer 14A is made of aluminum and has a surface oxidized insulating film 1 formed on the semiconductor lo.
Fully deposited on 2. In the semiconductor substrate 10, a diffusion layer "-s PI" dh is selectively formed, which forms a phase active region.
表面酸化膜１２にはスルーホールＴＨＩが開孔されてい
る。このスルーホールＴＨＩを介して半導体基体ｌＯか
らの電極取出しが行なわれる。A through hole THI is formed in the surface oxide film 12. Electrodes are taken out from the semiconductor substrate IO through this through hole THI.
第３図は上記導電層１４Ａの上に被ａ１６を堆積させた
状態を示す。この被膜１６は上記導電層１４Ａの上に全
面的にデポジットされる。さらに、この被膜１６として
は、上記導電層１４ＡＫ対しての剥離性が良好で、かつ
上記層間絶縁膜１８に対しての接着性が良好々ものが使
用される。具体的には、表面が酸化されやすい金属が使
用される。FIG. 3 shows a state in which a coating a16 is deposited on the conductive layer 14A. This coating 16 is deposited entirely over the conductive layer 14A. Further, as the coating 16, a film is used that has good releasability to the conductive layer 14AK and good adhesion to the interlayer insulating film 18. Specifically, a metal whose surface is easily oxidized is used.
こσ）ような金属としては、例えばチタン、り四ム。Examples of such metals include titanium and aluminum.
タングステン、モリブデンなどが適当である。Suitable materials include tungsten and molybdenum.
第４図は上記導電層１４Ａを、上記被膜１６と共Ｋ・パ
ターニング・エッチした状態を示す。このパターニング
拳エッチにより１＃目の配線１４が形成される。パター
ニング・エッチはフォトレジスト・マスク（図示省略）
を用いて行なう。この際、上記被膜１６が導電層１４人
よりも先に工９チングされてパターニングされるが、先
にパターニングサしたＭＭｘ６＋ｔフォトレジスト・マ
スクと共にエツチングマスクとして作用し、これにより
形成された１層目の配線１４の輪郭が一部シャープに、
かつ鰺れいに仕上がるように々る。という効果が得られ
る。FIG. 4 shows a state in which the conductive layer 14A and the coating 16 have been subjected to K, patterning, and etching. The #1 wiring 14 is formed by this patterning fist etching. Patterning and etching are done using a photoresist mask (not shown)
Do this using At this time, the film 16 is etched and patterned before the conductive layer 14, but it acts as an etching mask together with the previously patterned MMx6+t photoresist mask, thereby forming the first layer. The outline of the wiring 14 is partially sharpened,
It is cooked so that the mackerel is finished well. This effect can be obtained.
第５図は上記被膜１６の上に層間絶縁膜１８を形成し・
さらに該層間絶縁膜１８にスルーホールＴＨ２を開孔し
た状態を示す。FIG. 5 shows that an interlayer insulating film 18 is formed on the coating 16.
Furthermore, a state in which a through hole TH2 is opened in the interlayer insulating film 18 is shown.
第６図は上記スルーホールＴＨ２から表面に覗いている
被［１６の露出部分を除去して該被膜１６の下の配線１
４の表面を露呈させた状態を示す。こ）被膜１６０部分
除去はアルゴン・イオンを全面にたたきつける、いわゆ
るイオン・スパッタ・エツチングによって行なわれる。FIG. 6 shows the wiring 1 under the coating 16 by removing the exposed portion of the coating 16 peeking out from the through hole TH2.
4 is shown with its surface exposed. (2) Partial removal of the film 160 is carried out by so-called ion sputter etching, in which argon ions are bombarded over the entire surface.
このスパッタ・エツチングは本来、スルーホールＴＨ２
内に残留している樹脂々どをクリーニングするために行
なわれるものであるが、このクリーニングととも忙上記
被膜１６も除去される。このとき注目すべきことは、そ
の被膜１６が除去された跡Ｖｃ１層目の配線１４０表面
が露出し、さらにこσ）露出面１４ａは上記被膜１６で
覆われていたために非常に清浄な面となっていることで
ある。This sputter etching is originally a through hole TH2.
This is done to clean the resin remaining inside, and the coating 16 mentioned above is also removed along with this cleaning. What should be noted at this time is that the surface of the wiring 140 of the first layer Vc is exposed after the film 16 has been removed, and furthermore, the exposed surface 14a is covered with the film 16, so it is a very clean surface. This is what is happening.
第７図は上記層間絶縁膜１８の上に２層目の配線２０を
形成するとともに、該２層目の配ＳＺＯの一部を、上記
スルーホールＴＨ２から上記１層目の配４１１４に達せ
しめて接続した状態を示す。FIG. 7 shows that a second layer wiring 20 is formed on the interlayer insulating film 18, and a part of the second layer wiring SZO is made to reach the first layer wiring 4114 from the through hole TH2. Indicates a connected state.
これ（でより、多層配線が形成されるのであるが、この
とき、１層目の配線１４と２層目の配線２０とσ）接合
部分１４ｂは、第６図にて説明したように当該部分にお
ける１層目の配線１４の露出面１４ｂ’ｄ；清浄化され
てｈることにより・非常に良好な接触状態を呈すること
ができるようになる。As a result, a multilayer wiring is formed, and at this time, the joining portion 14b between the first layer wiring 14 and the second layer wiring 20 is the corresponding portion as explained in FIG. The exposed surface 14b'd of the first layer wiring 14 is cleaned and can exhibit a very good contact condition.
従っテ、上記スルーホールＴＨ２が極〈小さいものであ
っても、例えば４μｍＤ以下の小径であっても％１層目
の配線１４と２層目の配線２０との間の接続抵抗を簡単
かつ確実に低ぐすることができ、これにより配線パター
ンの高ち密度化な可能にし、貞らに半導体集積回路装置
においてしま集積密度の大幅な向上を可能にする。Therefore, even if the through hole TH2 is extremely small, for example, with a diameter of 4 μm or less, it is possible to easily and reliably reduce the connection resistance between the first layer wiring 14 and the second layer wiring 20. This makes it possible to increase the density of the wiring pattern, thereby making it possible to greatly improve the integration density of semiconductor integrated circuit devices.
また、上述した実施例では、＃間絶縁膜１８としてポリ
イミド系樹脂などのに分子樹脂を使用していたが、この
ような樹脂による層間絶縁膜】８は概して熱に弱く・こ
のため上記接合部分１４ｂにコンタクト−了ロイな形成
するための高い熱ヲかけることができなくなる。しかし
、この発明によれば、そのようなコンタクト拳アロイに
よらｆとも、上記接合部分１４ｂｒｃは十分に低い接触
抵抗を得ることができる。従って、層間絶縁膜１８が樹
脂で形成される多層−配線においては特に顕著な効果が
得られるようになる。In addition, in the above-described embodiment, a molecular resin such as polyimide resin was used as the interlayer insulating film 18, but the interlayer insulating film made of such resin is generally weak against heat, and therefore the above-mentioned joint portion It becomes impossible to apply high heat to form a contact layer 14b. However, according to the present invention, even with such a contact fist alloy, the above-mentioned joint portion 14brc can obtain a sufficiently low contact resistance. Therefore, particularly remarkable effects can be obtained in multilayer wiring in which the interlayer insulating film 18 is formed of resin.
〔実施例２〕
第８図は、本発明の他の実施例であってバイポーラＩＣ
Ｋ適用した場合の断面図を示すＯ同図において前記実施
例と同一部分は同一符号で示す。[Embodiment 2] FIG. 8 shows another embodiment of the present invention, in which a bipolar IC
O shows a cross-sectional view when K is applied. In the same figure, the same parts as in the above embodiment are designated by the same reference numerals.
以下同図について説明する。半導体基板ｌＯは、ｐ型不
純物を低＃［Ｋドープ（導入）したｐ−型基板３０とＮ
型不純物な低濃度にドープしたＮエピタキシャル層３１
ケ有している・ｐ−型基板３０とエピタキシャル層３１
０間にはｎ＋埋込層３２を有している。さらに、他の素
子領域と電気的に分離するために、基体１００表面から
ｐ−基板３０に達するように拡散されたアイソレーショ
ン層３３を有している。そして、ＮＰＮバイポーラトラ
ンジスタＱ、のベースとなるｐ拡散層３４、エミ、ツタ
となるｎ＋拡散層３５と、コレクタ電極取り出し部とな
るｎ＋拡散層３６を有している・ｎ＋拡散層３６は、埋
込み層３２に接する様に形成されコレクタシリーズ抵抗
の低減を計っている。次に、表面酸化絶縁膜１２をコン
タクトエッチすること（竿より、ベース電極、コレクタ
電極、工きツタ電極上の酸化絶縁＠１２を開口しＴＨＩ
を形成する。The figure will be explained below. The semiconductor substrate 10 is composed of a p-type substrate 30 doped (introduced) with a low number of p-type impurities and N
N epitaxial layer 31 doped with a low concentration of type impurities
・A p-type substrate 30 and an epitaxial layer 31
An n+ buried layer 32 is provided between the two layers. Further, an isolation layer 33 is provided which is diffused from the surface of the base body 100 to reach the p-substrate 30 in order to electrically isolate it from other element regions. The NPN bipolar transistor Q has a p diffusion layer 34 that becomes the base, an n+ diffusion layer 35 that serves as the emitter and ivy, and an n+ diffusion layer 36 that serves as the collector electrode extraction part.The n+ diffusion layer 36 is a buried It is formed so as to be in contact with layer 32 in order to reduce the collector series resistance. Next, contact etching the surface oxide insulating film 12 (opening the oxide insulating layer 12 on the base electrode, collector electrode, and ivy electrode from the pole and THI)
form.
そして、全面に１層目の配線材料（了ルミニウム）をデ
ポジットする。さらに、１層目の配線と剥離性のよいチ
タン、クロム、タングステン、モリブデン等の酸化され
やすい金属を付着した被膜１６を形成し、アルミニウム
と被膜１６を同時にノ（ターニングエ、ソチすることに
より１層目配線１４を形成する。この場合も前記実施例
と同様な効果が得られる。次に１層間絶縁膜１８を形成
する。前記層間絶縁膜１８は、ポリイミド系樹脂又は、
シリコン系樹脂のどちらでもよい。次Ｋ、層間絶縁膜１
８の所望部分にスルーホールＴＨ２をあける。Then, the first layer wiring material (luminium) is deposited on the entire surface. Furthermore, a film 16 is formed on which a metal that is easily oxidized, such as titanium, chromium, tungsten, or molybdenum, is adhered to the first layer wiring, and the aluminum and the film 16 are simultaneously turned. A layered wiring 14 is formed. In this case, the same effect as in the above embodiment can be obtained. Next, a first interlayer insulating film 18 is formed. The interlayer insulating film 18 is made of polyimide resin or
Either silicone resin may be used. Next K, interlayer insulating film 1
A through hole TH2 is made in a desired portion of 8.
その後−スルーホールＴＨ２内に残っている樹脂等をイ
オン・スパッタ・工、ンチングによってクリーニングす
る。その際、スルーホールＴＨ２から表面が出ている被
膜１６も除去される。この場合も前記＊施例同様被膜１
６の除去された部分の１層目配線１４０表面は、非常に
清浄な面となっている。そして、２層目配線２０を形成
する。この２層目配線２は、図示されないポンディング
パッド又は、他のトランジスタに結線されトランジスタ
回路を構成する。最後に、ポリイミド系樹脂又は、シリ
コン系樹脂等の最終保護膜３７を塗布、ベークすること
によって半導体集積回路装置が完成される。 一
本実施例においても、前記実施例と同様な効果が得られ
る。After that, the resin remaining in the through hole TH2 is cleaned by ion sputtering, etching, and etching. At this time, the coating 16 whose surface is exposed from the through hole TH2 is also removed. In this case, as in the *example above, coating 1
The surface of the first layer wiring 140 in the portion where No. 6 has been removed is a very clean surface. Then, the second layer wiring 20 is formed. This second layer wiring 2 is connected to a bonding pad (not shown) or to another transistor to form a transistor circuit. Finally, a final protective film 37 of polyimide resin, silicone resin, etc. is applied and baked to complete the semiconductor integrated circuit device. In this embodiment as well, the same effects as in the previous embodiment can be obtained.
１１）１層目の配線の層間絶縁膜側面ＩＩ該配線に対し
ての剥Ｉ性が良好な物質からなる被膜を付着サセ、さら
に上記スルーホールから覗く部分の被膜を除去すること
により、１層目の配線との接続部分と斤るスルーホール
な不貞〈シても、その１層目の配線と２層目の配線との
コンタクト抵抗を低減できる、という効果が得られる。11) Interlayer insulating film side surface of the first layer of wiring. By adhering a film made of a material that has good peelability to the wiring, and then removing the film visible from the through hole, the first layer is removed. Even if there is a through-hole that is in contact with the connection part with the second wiring, the effect is that the contact resistance between the first layer wiring and the second layer wiring can be reduced.
＋２１ １１１より、配線の高密変化が達成できる。+21 111, high wiring density change can be achieved.
１３） ［１１より、半導体集積回路装置の高集積化が
達成できる。13) [From 11, high integration of semiconductor integrated circuit devices can be achieved.
以上本発明者によってなされた発明を実施例にもとづき
具体的ＶＣ説明したが、この発明は上記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることはいうまでもない。例えば、上記被膜
は無機物質であってもよい。Above, the invention made by the present inventor has been specifically explained by VC based on the examples, but it goes without saying that this invention is not limited to the above-mentioned examples, and can be modified in various ways without departing from the gist thereof. Nor. For example, the coating may be an inorganic material.
また、本実施例として１層と２層目配線πつｈて述べた
が多層配線間すなわち、２層と３層配線間、又は、３層
と４層配線間もちいても同様な効果が得られる。In addition, although the first and second layer wirings have been described in this embodiment, the same effect can be obtained by using them between multilayer wirings, that is, between 2nd and 3rd layer wirings, or between 3rd and 4th layer wirings. It will be done.
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である半導体集積回路装置
の多層配線技術に適用した場合について説明したが、そ
れに限定されるものではなく、例えば、ハイブリッド半
導体集積回路における多層配線技術などにも適用できる
。少なくともスルーホール・コンタクトが行なわれる条
件のものには適用できる。In the above explanation, the invention made by the present inventor was mainly applied to the multilayer wiring technology of semiconductor integrated circuit devices, which is the background field of application, but the invention is not limited thereto. It can also be applied to multilayer wiring technology in semiconductor integrated circuits. It is applicable at least to conditions where through-hole contact is made.
第１図はこの発明による多層配線の一実施例を示す断面
図、
第２図は１層目の配線を形成するための導電層を設けた
状態を示す図、
第３図は上記導電層の上に被膜を付着させた状態を示す
図、
第４図は１層目−の配線を形成した状態を示す図、第５
図は上記被膜の上に層間絶縁膜を形放し、さらに該眉間
絶縁膜にスルーホールを形成した状態を示す図。
第６図は上記被膜の下の配線の表面を部分的に露呈させ
た状態を示す図、
第７図は上記層間絶縁膜の上に２層目の配線を形成した
状態を示す図である。
第８図はこの発明の他の実施例を示す断面図である。
１０・・半導体基体、１２・・・酸化絶縁膜、１４・・
１層目の配、１！・ １４Ａ・・・導電層（アルミニウ
ム）、１４ａ・・・１層目の配線の露出面、１４ｂ・・
・１層目の配線と２層目の配線との接合部分、１６・・
・被膜。
１８・・・層間絶縁膜、２０・・・２層目の配線・ ３
ｏ・・・ｐ−基板、３１・・・エピタキシャル層、３２
・・・埋込層、３３・・・アイソレーション層、３４・
・・ｐ厘拡散層％ ３５・・・ｎ 工ζツタ拡散層、３
６・・・ｎ 拡散層・３７・・・最終保護絶縁ＩＪ＆、
Ｔ）Ｉｌ、ＴＭ０１．、スルーホール、Ｑ、・・・ＮＰ
Ｎ）ランジスタ。
第 １ 図
Ｈ２
１ｓｙ ／４ｂ
第 ２ 図
第 ３ 図
ＴＨ／
第 ４ 図
７ｈ′／
第 ６ 図
第 ７ 図FIG. 1 is a cross-sectional view showing an embodiment of multilayer wiring according to the present invention, FIG. 2 is a view showing a state in which a conductive layer is provided for forming the first layer of wiring, and FIG. Figure 4 shows the state in which the first layer of wiring has been formed.
The figure shows a state in which an interlayer insulating film is formed on the above film, and a through hole is further formed in the glabellar insulating film. FIG. 6 is a diagram showing a state in which the surface of the wiring under the film is partially exposed, and FIG. 7 is a diagram showing a state in which a second layer of wiring is formed on the interlayer insulating film. FIG. 8 is a sectional view showing another embodiment of the invention. 10... Semiconductor base, 12... Oxide insulating film, 14...
The first layer is 1!・ 14A... Conductive layer (aluminum), 14a... Exposed surface of first layer wiring, 14b...
・Joint part between first layer wiring and second layer wiring, 16...
・Coating. 18...Interlayer insulating film, 20...2nd layer wiring 3
o...p-substrate, 31... epitaxial layer, 32
... Embedded layer, 33... Isolation layer, 34.
...p diffusion layer% 35...n engineering ζ ivy diffusion layer, 3
6...n diffusion layer 37...final protective insulation IJ&,
T) Il, TM01. , through hole, Q,...NP
N) Ranjistor. Fig. 1 H2 1sy /4b Fig. 2 Fig. 3 TH/ Fig. 4 Fig. 7h'/ Fig. 6 Fig. 7
Claims (1)
で隔てるとともに、２層目の配線の一部を上記層間絶縁
膜に形成した透孔を介して１層目の配線に達せしめて接
続する構造の多層配線を有する電子装置であって、上記
１層目の配線の層間絶縁膜側面に、該配線に対しての剥
離性が良好な物質からなる被膜が付着させられ、さらに
上記被膜は上記透孔から覗く部分が除去されている多層
配線を具備することを特徴とする電子装置。 ２、素子が形成代れた基体−主面上に１層目配線を形成
し、１層目の配線の上に層間絶縁膜が形成され・京らに
上記層間絶縁膜の上［２層目の配線が形成されるととも
に、２１−目の配線の一部が上記層間絶縁膜に形成され
た透孔な介して１層目の配線に達せしめられて接続され
る構造の多層配線を有する電子装置の形成する方法であ
って、上記１層目の配線の上に該配線に対する剥離性の
良好な物質からなる被膜を付着させる工程、上記被膜の
上に層間絶縁膜を形成し、さら［該層間絶縁膜に透孔な
形成する工程、上記透孔から表面に覗いている被膜部分
を除去して該被膜の下の配線の表面を露呈させる工程、
上記層間絶縁膜の上に２層目の配線を形成するとともに
、該２層目の配線の一部を上記透孔から上記１層目の配
線に達せしめて接続する工程を行なうことを特徴とする
電子装置の形成方法。 ８、上記層間絶縁膜が樹脂であることを特徴とする特許
請求の範癲第２項記載の電子装置の形成方法。 ４、 上記配線がアルミニウムであることを特徴とする
特許請求の範囲第２項または第３項記載の電子装置の形
成方法。 ５、上記被膜がチタン、クロム、タングステン。 モリブデンなどの酸化されやすい金属の中からえらばれ
た一つであることを特徴とする特許請求の範囲第２項か
ら第４項までのいずれかく記載の電子装置の形成方法。[Claims] 1. An interlayer insulating film is used to separate the first layer wiring and the 2Nth wiring, and a part of the second layer wiring is inserted through a hole formed in the interlayer insulating film. An electronic device having a multilayer wiring structure that reaches and connects to a first layer wiring, wherein the side surface of the interlayer insulating film of the first layer wiring is made of a material that has good peelability with respect to the wiring. 1. An electronic device comprising a multilayer wiring to which a coating is attached, and a portion of the coating that is visible through the through hole is removed. 2. The first layer wiring is formed on the main surface of the substrate on which the element has been formed, and the interlayer insulating film is formed on the first layer wiring. An electronic device having a multilayer wiring structure in which a 21st wiring is formed and a part of the 21st wiring is connected to the first layer wiring through a hole formed in the interlayer insulating film. A method for forming a device, comprising: depositing a film made of a substance with good releasability to the first layer of wiring on the first layer of wiring; forming an interlayer insulating film on the film; a step of forming a transparent hole in the interlayer insulating film; a step of removing a portion of the film peeking through the hole to expose the surface of the wiring under the film;
A step of forming a second layer of wiring on the interlayer insulating film and connecting a part of the second layer of wiring to the first layer of wiring through the through hole is performed. A method of forming an electronic device. 8. The method of forming an electronic device according to claim 2, wherein the interlayer insulating film is made of resin. 4. The method of forming an electronic device according to claim 2 or 3, wherein the wiring is made of aluminum. 5. The above coating is titanium, chromium, or tungsten. The method for forming an electronic device according to any one of claims 2 to 4, characterized in that the metal is selected from metals that are easily oxidized, such as molybdenum.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21083183A JPS60103645A (en) | 1983-11-11 | 1983-11-11 | Electronic device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21083183A JPS60103645A (en) | 1983-11-11 | 1983-11-11 | Electronic device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60103645A true JPS60103645A (en) | 1985-06-07 |
Family
ID=16595832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21083183A Pending JPS60103645A (en) | 1983-11-11 | 1983-11-11 | Electronic device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60103645A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6410648A (en) * | 1987-06-22 | 1989-01-13 | Standard Microsyst Smc | Method of multilayer metallization for integrated circuit |
-
1983
- 1983-11-11 JP JP21083183A patent/JPS60103645A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6410648A (en) * | 1987-06-22 | 1989-01-13 | Standard Microsyst Smc | Method of multilayer metallization for integrated circuit |
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