JPS60103426A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPS60103426A JPS60103426A JP58211992A JP21199283A JPS60103426A JP S60103426 A JPS60103426 A JP S60103426A JP 58211992 A JP58211992 A JP 58211992A JP 21199283 A JP21199283 A JP 21199283A JP S60103426 A JPS60103426 A JP S60103426A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- oscillation
- output
- speed processing
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ） 産業上の利用分野
本１盟は、マイクロコンビエータに１１、特に、マイク
ロコンピュータを動作させるたａｌ’）のクロック信号
を作成するシステムに関する。
ロコンピュータを動作させるたａｌ’）のクロック信号
を作成するシステムに関する。
（ロ）従来技術
一４＆Ｃ？（クロコンビエータは、ｌｔＯＭ、ＲＡＭ、
ＡＬｔＪ、プログラムカラ／り、インストラクションデ
コーダ、及び、各種レジスタ等力・ら構成され、このシ
ステムは発振回路で作成されたＪＭ波故信号に基いてク
ロックジェネレータでｆ′ｔ＝られたクロックイば号に
よって動作する。助力）るマイクロコンピュータは、ワ
ンチップの半尋体ペレット上に、Ｃ−ＭＯＳで構成され
るに至り、低側五′亀源での動作、及ｄ、低消費電力化
が央現さＩｔた。
ＡＬｔＪ、プログラムカラ／り、インストラクションデ
コーダ、及び、各種レジスタ等力・ら構成され、このシ
ステムは発振回路で作成されたＪＭ波故信号に基いてク
ロックジェネレータでｆ′ｔ＝られたクロックイば号に
よって動作する。助力）るマイクロコンピュータは、ワ
ンチップの半尋体ペレット上に、Ｃ−ＭＯＳで構成され
るに至り、低側五′亀源での動作、及ｄ、低消費電力化
が央現さＩｔた。
ところが、一つのマイクロコンピュータカζ処理する対
象には、高速処理を必戟とするもの力・ら。
象には、高速処理を必戟とするもの力・ら。
それはと高速の処理を必要としな（・もσ）まで、各程
合まれており、そのマイクロコンピュータカを処理する
最高速の対象に合わせて、発振回路の発振周波数を高く
設定する必四がある。従って、高速処理の回数が少な（
、ａとんとか低速処理で良い場谷でも、発揚周波数は高
くしなけれはならないため、消費’（Ｗ力が増大し、効
率が悪化する欠点があり、所定の命令によってクロック
ジェネレータに印加される発振周波数を選択切換えるこ
とにより、高速処理を心太とするプログラムと低速処理
でもＲいプログラムとに対応可能とし、低消費電力を実
現したマイクロプロセッサを提供するもの発揚出力に基
いてシステムのタロツク信号を作成するクロックジエイ
・レータと、該クロック信号によりｌ−１９作し、プロ
グラムされた命令を順次実行するコンピュータロジック
回路とを備えた７１クロコンビ一一夕に於いて、前記標
準＠東回路の発振周波数より高い周波数の発振を行う第
２の発イ辰回竺と、前記標準発振回路の讐振出力とｒｊ
ｌ記第２の発掘回゛路の発振出力とを選択的に切換え前
記クロックジェネレータに印加する選択回路と、前記コ
ンピュータロジック回路に於いて、所定の命令が実行さ
れたときセットあるいはリセットされるフリップフロッ
プとを備え、該フリップフロップの出力鯉よって前記第
２の発振回路の発揚開始及び停止を制御すると共に、前
記選択回路の切換え動作を制御する構成である。
合まれており、そのマイクロコンピュータカを処理する
最高速の対象に合わせて、発振回路の発振周波数を高く
設定する必四がある。従って、高速処理の回数が少な（
、ａとんとか低速処理で良い場谷でも、発揚周波数は高
くしなけれはならないため、消費’（Ｗ力が増大し、効
率が悪化する欠点があり、所定の命令によってクロック
ジェネレータに印加される発振周波数を選択切換えるこ
とにより、高速処理を心太とするプログラムと低速処理
でもＲいプログラムとに対応可能とし、低消費電力を実
現したマイクロプロセッサを提供するもの発揚出力に基
いてシステムのタロツク信号を作成するクロックジエイ
・レータと、該クロック信号によりｌ−１９作し、プロ
グラムされた命令を順次実行するコンピュータロジック
回路とを備えた７１クロコンビ一一夕に於いて、前記標
準＠東回路の発振周波数より高い周波数の発振を行う第
２の発イ辰回竺と、前記標準発振回路の讐振出力とｒｊ
ｌ記第２の発掘回゛路の発振出力とを選択的に切換え前
記クロックジェネレータに印加する選択回路と、前記コ
ンピュータロジック回路に於いて、所定の命令が実行さ
れたときセットあるいはリセットされるフリップフロッ
プとを備え、該フリップフロップの出力鯉よって前記第
２の発振回路の発揚開始及び停止を制御すると共に、前
記選択回路の切換え動作を制御する構成である。
標準発揚回路、（２）は第２の発振回路、（３）は選択
回路、（４）はクロックジェネレータ、（５）はコンピ
ュータロジック回路、（６）はＤ−ＦＦ（Ｄ型フリップ
７０ツブ）である。また、図に示された実施例は、液晶
表示装置のＪ＃１拗回路（図示せず）を構成した時計用
マイクロコンピュータの例であろう図に於いて、標準発
振回路（１）は、Ｃ−ＭＯＳインバータ（７）及び帰還
抵抗（８）を有し、外部端子（９）に接続された水晶損
動子四によって、例えば、３２７６８’ｌｌｚの周波数
で発振する。第２の発振回路（２）はソースが電源Ｖ。
回路、（４）はクロックジェネレータ、（５）はコンピ
ュータロジック回路、（６）はＤ−ＦＦ（Ｄ型フリップ
７０ツブ）である。また、図に示された実施例は、液晶
表示装置のＪ＃１拗回路（図示せず）を構成した時計用
マイクロコンピュータの例であろう図に於いて、標準発
振回路（１）は、Ｃ−ＭＯＳインバータ（７）及び帰還
抵抗（８）を有し、外部端子（９）に接続された水晶損
動子四によって、例えば、３２７６８’ｌｌｚの周波数
で発振する。第２の発振回路（２）はソースが電源Ｖ。
、、に接続されたＰチャンネルＭＯＳトランジスタ（Ｉ
１）と、ＰチャンネルＭＯＳトランジスタ（１１）の
ドレインが印加されたインバータ（１２１と、インバー
タ（１４の出力を遅延する遅延回路０；会と、遅延回路
（１３１の出力が印加され、出力がＰチャンネルＭＯ８
）ランジスタ（１１）のゲートに接続されたＮ０ｆＬゲ
ート０４）から成り、ＰチャンネルＭＯＳトランジスタ
（１１）のソース及びドレイ／に接続された外部端子（
１５１にコンデンサ（１（♀及び抵抗（１７）を接続す
ることによって発振７１９行われ、その発振周波数は、
標準発揚回路（１）の発振周波数より十分高く、１クリ
えは、１Ｍ１ｌｚ程度に、コンデンサ（１１９及び抵抗
Ｕηによって設定される。また、第２の発振回路（２）
の発振出力０８Ｃ２は、インバータ０りの出力から取り
出され、Ｎ Ｏｉｔゲート（１ａの一方の入力にはＤ−
ＦＦｔ６）のＱ出力が印加される。即ち、Ｄ −Ｆ Ｆ
＋６）のＱ出力が１”である場合、Ｎ ＯＩｔゲート
（１４１の出力は″（）”に固定され、ＰチャンネルＭ
Ｏ８）ランジスタ住υはオン状態のままとなるため発振
動作は停止され、インバータ（１湯の出力、即ち、発据
出力０８Ｃ２は″（）”となる。一方Ｄ −Ｆ Ｆ （
６ＪのＱ出力が６１”から“０”になった場合には、遅
延回路（＋３の出力″０”によってＮＯＲゲートａ養の
出力は１”となり発振が開始される。尚、遅延回路（＋
３は、例えは、インバータがＩｆ１４数段継続接続され
て成るものである。
１）と、ＰチャンネルＭＯＳトランジスタ（１１）の
ドレインが印加されたインバータ（１２１と、インバー
タ（１４の出力を遅延する遅延回路０；会と、遅延回路
（１３１の出力が印加され、出力がＰチャンネルＭＯ８
）ランジスタ（１１）のゲートに接続されたＮ０ｆＬゲ
ート０４）から成り、ＰチャンネルＭＯＳトランジスタ
（１１）のソース及びドレイ／に接続された外部端子（
１５１にコンデンサ（１（♀及び抵抗（１７）を接続す
ることによって発振７１９行われ、その発振周波数は、
標準発揚回路（１）の発振周波数より十分高く、１クリ
えは、１Ｍ１ｌｚ程度に、コンデンサ（１１９及び抵抗
Ｕηによって設定される。また、第２の発振回路（２）
の発振出力０８Ｃ２は、インバータ０りの出力から取り
出され、Ｎ Ｏｉｔゲート（１ａの一方の入力にはＤ−
ＦＦｔ６）のＱ出力が印加される。即ち、Ｄ −Ｆ Ｆ
＋６）のＱ出力が１”である場合、Ｎ ＯＩｔゲート
（１４１の出力は″（）”に固定され、ＰチャンネルＭ
Ｏ８）ランジスタ住υはオン状態のままとなるため発振
動作は停止され、インバータ（１湯の出力、即ち、発据
出力０８Ｃ２は″（）”となる。一方Ｄ −Ｆ Ｆ （
６ＪのＱ出力が６１”から“０”になった場合には、遅
延回路（＋３の出力″０”によってＮＯＲゲートａ養の
出力は１”となり発振が開始される。尚、遅延回路（＋
３は、例えは、インバータがＩｆ１４数段継続接続され
て成るものである。
選択回路１３）は、標準発振回路（１）の発振出力０８
Ｃ１が印加されたＡＮＤゲート０８１と、ＡＮＤゲート
０鵠の出力、及び、第２の発振回路（２）の発振出力０
８Ｃ２が印加された０１１ゲートｕｌから１成り、ＡＮ
Ｄゲート（＋８の他方の入力にＤ −Ｆ Ｆ （６〕の
Ｑ出力を印加することによって、発４辰出力０８ＣＩと
０３Ｃ２とが選択されて出力される。クロックジェネレ
ータ（４）は選択回路（３）から出力された周波数の（
４Ｍに基いて、マイクロコンピュータを動作させるだめ
の複数のクロックイ６号を作成する。コンピュータロジ
ック回路（５）は、ｆｌＯＭ、ＲＡＭ、ＡＬＵ、プログ
ラムカウンタ、インストラクンヨンデコーグ、及び各種
レジスタ等が含まれ、クロックジェネレータ（４）から
印加されたクロック信号によってｉｆｆ！ｌ Ｉｆ）Ｉ
Ｉされ、コンピュータとしての動作を行うものである。
Ｃ１が印加されたＡＮＤゲート０８１と、ＡＮＤゲート
０鵠の出力、及び、第２の発振回路（２）の発振出力０
８Ｃ２が印加された０１１ゲートｕｌから１成り、ＡＮ
Ｄゲート（＋８の他方の入力にＤ −Ｆ Ｆ （６〕の
Ｑ出力を印加することによって、発４辰出力０８ＣＩと
０３Ｃ２とが選択されて出力される。クロックジェネレ
ータ（４）は選択回路（３）から出力された周波数の（
４Ｍに基いて、マイクロコンピュータを動作させるだめ
の複数のクロックイ６号を作成する。コンピュータロジ
ック回路（５）は、ｆｌＯＭ、ＲＡＭ、ＡＬＵ、プログ
ラムカウンタ、インストラクンヨンデコーグ、及び各種
レジスタ等が含まれ、クロックジェネレータ（４）から
印加されたクロック信号によってｉｆｆ！ｌ Ｉｆ）Ｉ
Ｉされ、コンピュータとしての動作を行うものである。
このコンビ＝−タロシック回路＋５１は、高速処理モー
ドとする命令と低速処理モードとする命令を解ω℃する
機能が１置けられ、高速処理モードとする命令が実行さ
れるとＤ−ＦＦ（６）に１”を出力し、一方、低速処理
モードとする命令が実行されるとＤ−ＦＦ（６１に０″
を出力する。
ドとする命令と低速処理モードとする命令を解ω℃する
機能が１置けられ、高速処理モードとする命令が実行さ
れるとＤ−ＦＦ（６）に１”を出力し、一方、低速処理
モードとする命令が実行されるとＤ−ＦＦ（６１に０″
を出力する。
そこで、例えば、割り込入費求等によって処理されるプ
ログラムが高速処理を心安とする場合では、そのプログ
ラムの最初に高速処理モードとする命令を設け、最Ｊ４
ＪＩに低速処理モードとする命令を設ける。これにより
、割り込みが受け付ｔ・すられて５そのプログラムがコ
ンピュータロジック回路（５）内で実行されると、最初
に、′１”がＤ −ＦＦ（６）に印加される。Ｄ −Ｆ
ｌ”（６１は、クロック端子φに印加されたクロック
信号の一つによって、Ｄ端子に印加された１１”をＪｌ
’７り込み、その出力Ｑを“ｌ ＩＩ、Ｑを”θ′°と
する。従って、０”の印加されたＡＮＤゲ〜ト０８１は
発振出力０８ＣＩを遮断し、一方、第２の発振回路（２
）は発振を開始し、発４辰出力０３Ｃ２は０１１ゲー）
Ｉｌｌを介してクロックジェネレータ（４）に印加され
ろうよって、クロックジェネレータ（４）から出力され
るクロック信号の周波数は、前の状態よりも大幅に高く
なり、コンピュータロジック回路（５）は高速で動作す
ることになる。
ログラムが高速処理を心安とする場合では、そのプログ
ラムの最初に高速処理モードとする命令を設け、最Ｊ４
ＪＩに低速処理モードとする命令を設ける。これにより
、割り込みが受け付ｔ・すられて５そのプログラムがコ
ンピュータロジック回路（５）内で実行されると、最初
に、′１”がＤ −ＦＦ（６）に印加される。Ｄ −Ｆ
ｌ”（６１は、クロック端子φに印加されたクロック
信号の一つによって、Ｄ端子に印加された１１”をＪｌ
’７り込み、その出力Ｑを“ｌ ＩＩ、Ｑを”θ′°と
する。従って、０”の印加されたＡＮＤゲ〜ト０８１は
発振出力０８ＣＩを遮断し、一方、第２の発振回路（２
）は発振を開始し、発４辰出力０３Ｃ２は０１１ゲー）
Ｉｌｌを介してクロックジェネレータ（４）に印加され
ろうよって、クロックジェネレータ（４）から出力され
るクロック信号の周波数は、前の状態よりも大幅に高く
なり、コンピュータロジック回路（５）は高速で動作す
ることになる。
高速処理モードによって割り込み処理のプログラムが終
了すると最期にコンピュータロジック回路（５）は、′
０”をＤ−ＦＦ（Ｇ）に印加する。Ｄ−ＦＦ（６）が′
０”′を取り込み、その出力Ｑをθ″、出力Ｑをｌ”と
することにより、第２の発揚回路（２）は発振が停止さ
れ、発振出力０８Ｃ２は”０″となる。一方、ＡＮＤゲ
ー）（ＩＩＨま、発４辰出力０ＳＣ１を通過させ、発振
出力ｏｓｃｉが０１１ゲート（１１を介してクロックジ
ェネレータ（４）に印加されるう従って、クロック信号
の周波数は低ドし、コンピュータロジック回路（５）の
処理速度は遅くなる。尚、この状態では、帛２の発振回
路（２）は動作を完全にな場合にのみ高い周波数の発振
回路を動作させ、通常の低速処理の場合には、低い周波
数の発振回路を用いること圧より、消費１１ｉ力を最小
限におさえることかり能となり、効率の同上となる０よ
って、電池を市源とするシステムに有効である。
了すると最期にコンピュータロジック回路（５）は、′
０”をＤ−ＦＦ（Ｇ）に印加する。Ｄ−ＦＦ（６）が′
０”′を取り込み、その出力Ｑをθ″、出力Ｑをｌ”と
することにより、第２の発揚回路（２）は発振が停止さ
れ、発振出力０８Ｃ２は”０″となる。一方、ＡＮＤゲ
ー）（ＩＩＨま、発４辰出力０ＳＣ１を通過させ、発振
出力ｏｓｃｉが０１１ゲート（１１を介してクロックジ
ェネレータ（４）に印加されるう従って、クロック信号
の周波数は低ドし、コンピュータロジック回路（５）の
処理速度は遅くなる。尚、この状態では、帛２の発振回
路（２）は動作を完全にな場合にのみ高い周波数の発振
回路を動作させ、通常の低速処理の場合には、低い周波
数の発振回路を用いること圧より、消費１１ｉ力を最小
限におさえることかり能となり、効率の同上となる０よ
って、電池を市源とするシステムに有効である。
主な図番の説明
Claims (1)
- 【特許請求の範囲】 １、標準発振回路と、該標準発振回路の発振出力に基い
てシステムのクロ１２４６号を作成するクロックジェネ
レータと、該クロック信号により動作し、プログラムさ
れた命令を順次実行するコンピュータロジック回路とを
備えたマイクロコンピュータに於いて、前記標準発振回
路の発振周波数より高い周波数の発振を行う第２の発振
回路と、前記標準発振回路の発振出力と前記第２の発振
回路の発振出力とを選択的に切換え前記クロックジェネ
レータに印加する選択回路と、前記コンピュータロジッ
ク回路に於いて、所定の命令が実行されたときセットあ
るいはリセットされるフリップフロップとを備え、該フ
リップフロップの出力によって前記第２の９＠県回路の
発振の開始及び停止な制御すると共に、前記選択回路の
切換えを制御することにより処理速度を選択ｏｆ能とし
たマイクロコンビエータ。 発明
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58211992A JPS60103426A (ja) | 1983-11-10 | 1983-11-10 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58211992A JPS60103426A (ja) | 1983-11-10 | 1983-11-10 | マイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60103426A true JPS60103426A (ja) | 1985-06-07 |
Family
ID=16615100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58211992A Pending JPS60103426A (ja) | 1983-11-10 | 1983-11-10 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60103426A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5483659A (en) * | 1987-09-14 | 1996-01-09 | Yamamura; Kimio | Apparatus for controlling a signal processing system to operate in high and low speed modes |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5571978A (en) * | 1978-11-24 | 1980-05-30 | Hitachi Ltd | Electronic multiple function watch |
| JPS56118123A (en) * | 1980-02-25 | 1981-09-17 | Matsushita Electric Ind Co Ltd | Microcomputer circuit |
-
1983
- 1983-11-10 JP JP58211992A patent/JPS60103426A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5571978A (en) * | 1978-11-24 | 1980-05-30 | Hitachi Ltd | Electronic multiple function watch |
| JPS56118123A (en) * | 1980-02-25 | 1981-09-17 | Matsushita Electric Ind Co Ltd | Microcomputer circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5483659A (en) * | 1987-09-14 | 1996-01-09 | Yamamura; Kimio | Apparatus for controlling a signal processing system to operate in high and low speed modes |
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