JPS60102743A - ドライエツチング方法 - Google Patents

ドライエツチング方法

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Publication number
JPS60102743A
JPS60102743A JP21032583A JP21032583A JPS60102743A JP S60102743 A JPS60102743 A JP S60102743A JP 21032583 A JP21032583 A JP 21032583A JP 21032583 A JP21032583 A JP 21032583A JP S60102743 A JPS60102743 A JP S60102743A
Authority
JP
Japan
Prior art keywords
etched
frequency
dry etching
etching
type dry
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP21032583A
Other languages
English (en)
Inventor
Seiji Sagawa
誠二 寒川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
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Publication of JPS60102743A publication Critical patent/JPS60102743A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting

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  • Physics & Mathematics (AREA)
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  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ドライエツチング方法、特にエツチング断面
形状を制御できるドライエツチング方法に関するもので
ある。
従来のRIE装置(カソードカップリング方式によるド
ライエツチング装り″Cは、RF周波数は13.56M
Hzが多く使われている。しかしながら種々の基板配線
材料をエツチングする上において。
周波数が固定であるのは、半導体素子の特性や形状にと
もなう要求に応えられない面がある。
たとえば5コンタクトホールのエツチング、ゲートポリ
シリコンのエツチングを行う場合に、従来のカソードカ
ップリング方式のRIEでは、ゲート破壊の問題が生じ
る。アノードカップリング方式では、電極が接地されて
おシ、電荷が基板に蓄積しないため、この問題はおこら
ない。しかし。
アノードカップリングによるエツチングにおいて通常の
13.56MHzでは異方性エツチングは実現できない
。これはセルフバイアスがほとんどかからないためであ
る。しかし1■口以下の周波数でエツチングを行うと、
アノードカップリング方式のドライエツチング装置でも
、RIE同様、十分に異方性エツチングを行うことがで
きる。それは第1図に示す様に、低周波数においてはイ
オンエネルギーが大きくなシ、スパッタ効果が強くなる
ためである。
本発明の目的はエツチング断面形状の制御できるドライ
エツチング方法を提供することにある。
本発明によれば、平行平板型ドライエッチング装置を用
い、使用周波数を変化することによシエッチング断面形
状を制御するドライエツチング方法を得る。
次に図面を参照して本発明をより詳細に説明する。
まず、第3図(a)に示す様に、アノードカップリング
方式のドライエツチング装置を用いてコンタクトホール
の形成を行う場合には、13.56MHzの周波数でエ
ツチングすると、等方的な形状になることを利用して、
最初にテーパーをつけ、その後、1MHzMHz以下数
を使用し、異方性エツチングを行うことができる。多結
晶シリコンによるゲート電極も、第3図Φ)の様に、ゲ
ート破壊を防止するためアノードカップリング方式のド
ライエツチング装置を用いて低周波数で、異方性エツチ
ングを行える。
さらに、 AA−8i 、 A7−8 I−CutD様
な合金膜、あるいは、シリサイド膜等をエツチングする
場合にハ、 A’l’ttノRI E (13,56M
Hzカソードカップリング方式)では、残渣なくエツチ
ングすることができず、よシ強いスパッタ効果の助けを
必要とする。そこで第1図からもわかる球に、カソード
カップリング方式で、低周波数を使用すると、よシ物理
的スパッタ効果が強く低周波に比べ、化学的エツチング
の強い高周波では、エツチングできないものも残渣なく
エツチングできる。ところが、第2図に示す様に物理的
エツチングが強くなると、下地との選択比が悪くなる。
そこで不発明によれば第3図(C)の様に、エツチング
すべき最終地点の近くまで、低周波数でエツチングを行
い、下地面が出た時に13.56 MHzに切シかえる
ことによって、選択性を上げている。
以上説明してきた様に1本発明は、周波数を高周波から
低周波に可変できることによって、アノードカップリン
グ方式、カソードカップリング方式のエツチング装置に
対して、現在かかえている問題を解決できるものである
【図面の簡単な説明】
第1図はi< F周波数によるイオンエネルギーの分布
を示した図である。第2図はRF周波数による1、81
02の選択比を示した図である。第3図(a)、 (b
)、 (C)はそれぞれ本発明の適用例を示す断面図で
ある。 1・・・・・・シリコン基板、2・・・・・・8i0□
PSG、3・・・・・・13.56■口でのエツチング
部分、−4・・・・・・1■九以下のエツチング部分、
5・・・・・・5tO2膜、6・・・・・・ドープドポ
リシリコン、7・・・・・・I MHz以下でのエツチ
ング部分、8・・・・・・ゲート酸化膜、9・・・・・
・IMH2以下でのエツチング部分、10・・・・・・
13.56MHzでのエツチング部分、11・・・・・
・AJI−8i膜。 5− にθ 200 初 acv so。 イオ、−LネIレギ−(V) ((1) (1)) (C) 第22 図

Claims (1)

    【特許請求の範囲】
  1. 平行平板型ドライエツチング装置を用い、高周波周波数
    を変化することにより、エツチング断面形状を制御する
    ことを特徴とするドライエツチング方法。
JP21032583A 1983-11-09 1983-11-09 ドライエツチング方法 Pending JPS60102743A (ja)

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JPS60102743A true JPS60102743A (ja) 1985-06-06

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63221620A (ja) * 1987-03-11 1988-09-14 Hitachi Ltd プラズマ処理方法及び装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57131374A (en) * 1981-02-09 1982-08-14 Nippon Telegr & Teleph Corp <Ntt> Plasma etching device
JPS58186937A (ja) * 1982-04-26 1983-11-01 Hitachi Ltd ドライエツチング方法
JPS599173A (ja) * 1982-07-06 1984-01-18 ザ・パ−キン−エルマ−・コ−ポレイシヨン 材料を制御可能にエツチングする方法および装置

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