JPS60101637A - テキスト表示システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ブラウン管（ＣＲＴ）画面上にテキストであれ図形であ
れ何らかの映像を表示するには、ＣＲＴビームが適正時
点に投射され（即ち映像が明るく背景が暗い場合におい
て画面を明るくシ）、１個のドツトかあるいは横線を構
成する一連のドツト等を生成しなければならない。その
ためには、表示システムが、表示されるべき映像を表わ
すデータ信号をクロック信号発生器からのクロック信号
と同期化して転送するデータ記憶手段を有する必要があ
る。先行技術では、クロックジェネレータは通常ＣＲＴ
回路内に配置される。クロック信号との同期化によって
、ＣＲＴビームはデータに対応する正しい位置に尚たる
ように投射される（または投射を中止される）。情報文
が明るい背景に対し暗いモードで表示される場合は、ビ
ームの投射が中止されると了解されよう。上記は総て、
先行技術において十分に理解される。

更に先行技術の大部分では、システムが図形及びテキス
ト両方を表示するものである場合、二つの異なる記憶及
び制御システムが用いられている。

図形信号とテキスト信号とは、情報が最終的にＣＲＴデ
バイスへ転送される際にのみ組合され、もしくは多重化
される。

表示法にビットマツプメモリを導入することによって作
業は幾分簡略化され、なぜならビットマツプメモリには
ＣＲＴ画面上の各画素位置のための記憶場所が存在する
からである。即ち表示されるべき映像はそれがどのよう
なものであれ（テキストか、図形か、あるいはまた両者
の組合せかうビットマツプメモリに書込まれ得、かつそ
のただ１飼のメモリから（走査により）図形データ信号
とテキストデータイＮ号の両方がＣＲＴ画面へ転送され
、表示され得る。

先行技術において生じる主要な問題点は、ビットマツプ
メモリがテキスト用には使用されず、テキストは文字発
生器によってコード化され、連続的にＣＲＴへ転送され
ているという点である。先行技術によるシステムは高速
であるが、二つの分離した記憶システムを必要とする。

本発明システムはテキスト用にも図形用にも同一のメモ
リの使用を可能にし、その際前記メモリは先行技術によ
る分離した複数個のメモリと同じ速度で動作する。

後段に説明するように本発明によって、データ信号のデ
ータ表示デバイスへの転送は置型に改善される。

本発明によるシステムは、主データ処理システムに対す
る専用従属デバイスとしてマイクロプロセッサを使用す
る。マイクロプロセッサは、主データ処理システムから
送られてくる一群のコード化された信号に応答する。各
コード信号群への応答において本発明システムはＲＯＭ
から、受信された一群のコード信号の表わすテキスト文
字を図形的に規定する復数個のビット信号から成るラス
タを発する。即ちＡＳＣＩＩでコード化された複数個の
８ビット信号が主データ処理デバイスから転送されてく
ると、その信号群によって、好ましい具体例では８×１
０ビツトのラスタがマイクロプロセッサのＲＯＭから発
せられる。マイクロプロセッサでは、可能な表示される
べきテキスト文字各々について１０バイトのデータがＲ
ＯＭ記憶手段に記憶される。ビット信号ラスタはマイク
ロプロセッサのＲＯＭからバッファへブロック転送され
る。次いで、適正に排列されたビット信号ラスタは同期
信号のブランク期間中に並列転送される。上記ブロック
転送を実現するために、図形表示制御デバイスがビット
マツプメモリのアドレス指定を行ない、その結果転送ブ
ロックはビットマツプメモリ内に特別の開始アドレスに
お込て書込まれる。

マイクロプロセッサはブロック転送が１周期で完了する
かそれとも２周期を要するかを決定するようにプログラ
ムされ、従って文字はバッファから１ステツプかまたは
２ステツプで転送される。バッファ内でビット信号は、
ビットマツプメモリにおいて該信号がワードの記憶場所
の範囲内で究極的に占める位置に対応する場所に記憶さ
れる。マイクロプロセッサを信号の再コード化専用とす
ること、並列転送の高速性、転送が水平及び垂直ブラン
ク期間中になされること、図形表示制御器をアドレス指
定に使用−ｉｔ’−ルこと、及びバッファ内のビットの
予備排列によって、データは先行技術におけるよりも高
速で転送され得る。

本発明の目的及び特徴を、添付図面に基づき以下に更に
詳述する。

第１図に、チャネル１３によってマイクロプロセッサ１
５に接続された主コンぼユータ１１を示す。主コンピユ
ータ１１は演算システムの心臓部であシ、第１図に示さ
れない多数の端末及び周辺装置と接続されていると了解
されるべきである。

また、第１・図に示しだチャネルは総て複数本の並行ワ
イヤを含み、これらのチャネルを経て転送される信号に
はアドレス信号、命令信号、及び表示されるべきデータ
の信号が含まれることも了解されるべきである。マイク
ロプロセッサは、好ましい具体例ではインテル社製造の
８０８５である。

マイクロプロセッサ１５は、少なくとも中央処理装置と
、ＲＯＭ記憶手段と、ＲＡＭ記憶手段と、命令情報信号
を発生する論理回路とを含む。

第１図に示すように、バッファ２３がチャネル２１によ
ってマイクロプロセッサ１５のＲＡＭ１８と接続されて
いる。本発明システムは１６ビツトワードによって動作
し、前記ワードは各々８ピツトである二つのバイトに区
分される。ＲＯＭ１６内に複数の８×１０ビツトラスク
が記憶され、これらのマスクは各々表示されるべき文字
の形状を規定する。即ち、後段でよシ明らかとなるが、
文字ＮＤ〃はＲＯＭ内の適当な場所に記憶された複数個
のビット信号によって図形的に表わされる。

また、やはシ後段でより明らかとなるが、ビット信号マ
スクはＲＯＭからの転送の際マイクロプロセッサの中央
処理装置を経てＲＡＭ１８へ送り返され、その動作の間
にビット信号は転回され、その結果該ビット信号はＲＡ
Ｍ１８からチャネル２１を経てバッファ２３へ転送され
た時、ビットマツプメモリ３３へ転送される上で適当で
ある場所に到達する。ビット等の排列は、第２図〜第５
図についての説明からよシ明瞭に理解されよう。

／セッファ２３Ｕ、各々１６ビツトである行を１０行記
憶するべく溝成されている。一度に１個の文字が、ＲＡ
Ｍ１８からバッファ２３へ転送される。

バッファ２３に記憶された、前記文字を表わす複数個の
ビット信号はマルチプレクサ（以後ＭＵＸと記す）２７
及びチャネル３７を経てビットマツプメモリ３３へと、
一度に１６ビツトずつ並列転送される。第２図〜第５図
についての説明においてよシ明らかとなるように、ビッ
ト信号がビットマツプメモリへ転送される時数信号のビ
ットのうち６個はチャネル４０においてマスクされる。

バッファ２３からのビット信号はビットマツプメモリ内
に、チャネル３９に存在するアドレス信号に従って記憶
される。

第１図からは、図形表示制御器１９がチャネル１７を介
してマイクロプロセッサ１５と接続されていることも知
見され得る。好ましい具体例では、図形表示制御器（以
後ＧＤＣと称する）はＮＥＣ社製造のＭＩＣＲＯＰＤ　
７２２０　である。ＧＤＣ１９はマイクロプロセッサか
らのアドレス情報及び命令情報を記憶する記憶手段を有
し、かつインクリメントあるいはデクリメントされてア
ルレスを変更し得る２個のレジスタを含む。ＧＤＣ１９
はまた、クロック信号並びに水平及び垂直同期信号を発
する書込み信号発生器をも含む。同期信号は結線５７を
経てＣＲＴ５１、シフトレジスタ５３及びマイクロプロ
セッサ１５へ送られる。書込みクロック信号は結線３１
を経てバッファ２３及びデスティネーションカウンタ４
１へ送られる。更に、水平及び垂直同期信号はＧＤＣ１
９内で、一定の動作を実現するべく機能する。各水平ブ
ランク期間につき七つの書込み周期が生起し、また各垂
直ブランク期間につき５９４の書込み周期が生起する。

前記以外の比率も用いることは可能である。

デスティネーションカウンタ４１は、システム全体の一
部をなすものなので第１図に含めたが、本明細書に記載
した発明においては用いられない。

デスティネーションカウンタ４１の動作は、本願出ａ人
がｒスムースなスプリットスクリーンスクロールを行な
う装置（Ｓｐｌｉｔ　５ｃｒｅｅｎ　Ｓｍｏｏｔｈ　Ｓ
ｃｒｏｌｌｉｎｇ　Ａｒ−ｒａｎｇｆｆｎｅｎｔ　）Ｊ
という標題で同時係属出願中の米国特許出願第５４３，
１０８号に記載されておシ、この出願についても本願の
権利譲受人に権利譲渡されている。ＧＤＣ１９はマイク
ロプロセッサ１５からのアドレス情報及び命令情報を受
信し、かつ受信した情報を保持してチャネル３９にアド
レス信号を発生させ、その結果バッファ２３から転送さ
れる文字はビットマツプメモリ３３内の適正な場所に記
憶される。

第１図から知見され得るように、ＧＤＣｌ　９はそのア
ドレス情報を、チャネル２５、チャネル３５、ＭＵＸ２
９．及びデコーダ４５を介してチャネル３９へ転送する
。ＭＵＸ２９はデスティネーションカウンタ４１から続
くチャネル４３上に第二の入力を有するが、上述のよう
にカウンタ４１は本発明の動作に何ら係わルを有しない
。本発明に関する限シ、ＧＤＣ１９からのアドレス情報
はＭＵＸ２９を常に透過する、即ちＭＵＸ２９は存在し
ないも同然であると言えよう。デコーダ４５はアドレス
情報を受信して、該情報をビット１ツゾメモリ３３に関
して機能するのに適当な複数個の信号へと解読する。好
ましい具体例において、デコーダ４５はＴｅｘａｓ　Ｉ
ｎｓｔｒｕｍｅｎｔｓ社製造の７４ＬＳ　２５３である
。上記のようにして得られた信号はラッチに保持され、
その結果該信号はチャネル３７０ビツト信号がビットマ
ツプメモリ３３に達する時に存在することになる。チャ
ネル９１及びラッテ９３も上記の同時係属出願に記載さ
れたスムースなスプリットスクリーンスクロールを行な
う回路に接続して使用される要素であシ、即ちチャネル
９１、ラッテ９３、及びチャネル９７は本発明の動作に
一切関係しないということも留意されるべきである。

ビットマツプメモリ３３に記憶された文字は、チャネル
３９に存在するアドレス信号に応じて前記メモリ３３か
ら読出される。ビットマツプメモリ３３から転送される
ビット信号乃至画素信号は、チャネル５６を経てシフト
レジスタ５３へ転送される。信号は更に、結線５７に存
在する水平同期信号に応じてシフトレジスタ５３から転
送され、チャネル５８を経てＣＲＴ５１に達する。チャ
ネル５８の信号は、水平同期信号と同期化して転送され
るのでＣＲＴビームと同期状態にあシ、このことは表示
を行なう上で必要なことである。

第１図に、２個の入力即ちチャネル４９及び４７を有す
るＭＵＸ３１を示す。ビット信号がバッファ２３からＭ
ＵＸ２７及びチャネル３７を経て転送される時、該信号
の成るものは、ビットマツプメモリに書込まれるビット
列の適当な運なシ部分のみが有効となるようにマスクさ
れなければならない。マイクロプロセッサ１５はそのＣ
ＰＵによって、どの信号が、もしくはバッファ２３から
のどの信号がマスキングを要するか常に計算し、それＫ
よって一組のマスクされた信号がチャネル４９を経てＭ
ＵＸ３１へ転送される。チャネル４９の信号自体紘チャ
ネル４０に存在する一定の書込み信号を有効にするかま
たは有効セせず、このシステムはチャネル３７に存在す
る一定の信号を実際上電子的にマスクする。

ＭＵＸ３１の他方の入力は、ＧＤＣから続くチャネル４
７である。ＧＤＣｌ　９は図形表示信号を、チャネル２
５及びチャネル３５．ＭＵＸ２７、並びにチャネル３７
を介して転送し得る。このような可能性は、第１図のシ
ステムに存在はするが、本発明の一部とはならない。本
発明は、テキスト文字を表わす信号の主コンピユータ１
１からＣＲＴ５１への転送を促進することを目的とする
。文字を表わす信号の転送促進を共に実現する本発明の
置型の特徴にはまず、マイクロプロセッサ１５を専用ス
レーブとして使用するという概念が含１れる。この概念
によって、チャネル１３によって送られる、ＡＳＣＩＩ
でコード化された一群の８ビット信号は直ちに８×１０
ビツトのマスクに変形され、このラスタはＲＯＭ１６か
ら読出される。前記８×１０ビツトのビット信号ラスタ
はＲＡＭ１８で直ちに１６Ｘ１（ｌビットのマスクに変
形され、次いでバッファ２３へ転送される。上記変形の
間に第二の特徴が発揮され、即ちビット信号は変形の間
に、バッファ２３に記憶される際ビットマツプメモリ３
３へ転送される上で適当な場所に記憶されるよう適当に
排列される。第三の％徴は、バッファ２３がビット信号
を並列に転送し得る点であシ、この並列転送によってビ
ット信号はビットマツプメモリ内の適当な場所によシ速
く記憶される。並列転送はブランク期間中に実施され、
この第四の特徴も、転送が元来使用されないような時間
中に実施されるという点で動作の全体的な高速化に寄与
している。本発明の第五の特徴は、アドレス情報を発生
し、かつバッファがその信号をビットマツプメモリの適
当なアドレスに送るようにアドレス情報をモニタするＧ
ＤＣ１９の使用である。上述のように、ＧＤＣは２個の
レジスタを有する。′現在（ｐｒｅｓｅｎｔ）“のアド
レスレジスタには最初に、バッファ２３内の情報が送ら
れかつ書込まれる開始アドレスが記憶される。ＧＤＣ１
９内の書込みクロックジェネレータからの各書込み信号
に応答して、開始アドレスレジスタはインクリメントさ
れる。領域終結値レジスタは初め好ましくは値１゜をロ
ードされる。なぜならバッファ２３は１ｏワードを記憶
し、かつ再びロードされる以前に完全に空白となるよう
に動作するからである。従って、書込み信号に応答して
、領域終結値レジスタはデクリメントされる。領域終結
値レジスタの有する値が零となると、マイクロプロセッ
サはＧＤＣによってバッファ２３が再びロードされ得る
ことを知らされる。マイクロプロセッサ外部にこのよう
な転送制御部を有するという特徴によって、動作速度が
全体的に増大される。

第２図〜第５図を検討することＫよシ、本発明システム
の動作をより明らかにする。第２図〜第４図の左方に、
ビット信号のＲＯＭ内での排列を示す。第２図の文字″
Ｉ　Ｄ　ｎはＲＯＭにおいて８×１０のビット排列中に
表わされ、その除８Ｘ１０のマスクの最上性が空白のま
まであることが留意される。最上性が空白のままＫされ
ているのは、複数個の文字が画面上に一緒に表示される
場合に文字の行同士が離隔するようにとの配慮からであ
る。第３図の左方にＲＯＭにおいて８×１０のビット排
列中に表わされた文字″Ｅ”を、また第４図左方にはＲ
ＯＭにおいて８×１０のビット排列中に表わされた文字
″Ｃ”をそれぞれ示す。

第２図の、ＲＯＭのビット排列中に表わされた文字”Ｄ
”が第１図のＲＯＭ１６からバッファ２３へ転送される
時、当該する一組のビット信号はマイクロプロセッサ１
５のＣＰＵｔ経て転送され、該信号は回転し、その結果
第２図の示す、バッファの１６Ｘ１０のビット排列中に
記憶される。第２図のバッファのビット排列において、
左方の列６１が空白であることが判る。

実際には、空白の記憶場所には零が記憶されている。右
方の列６３に零が記憶されていることも留意されるべき
である。列６１から列６３までで１０ビツトであシ、従
って第２図の、バッファのピッ、ト排列中に表わされた
文字″’Ｄ”はｌ０ＸＩＯのラスタに記憶されている。

残りの６列６５は空白であり、後段でよシ明らかとなる
ようにこれらの列は情報がバッファ２３からビットマツ
プメモリ３３へ転送される時にマスクされる。

マイクロプロセッサ１５は、幾つかのフォーマットに適
合するようにプログラムされる。マイクロプロセッサ１
５は、ビット信号ラスタのノＺツファ２３からの最初の
転送の際文字は初めの１０ビツトにおいて構成されるこ
とを知っており、従ってチャネル４９上をＭＵＸ３１へ
と送られる制御信号は、チャネル４０で実施されるマス
キングによって第２図に列６５として示されたＪＴｌ後
の６ビツトがマスクされるように命令する。

前述の内容は、第５図を検討することによって理解され
得る。第５図に、ビットマツプメモリ３３内の四つのア
ドレスの構成を示す。（第５図にアドレスとして示され
た）アドレスＯ１１，２、及び３の各々において、ビッ
トマツプメモリは１６ビツト即ち１ワードを記憶し得る
。１６ビツトの記憶場所を、θ〜１５として示す。第５
図において、第一の行はＣＲＴ上の雨水位置のための記
憶エレメントを示す。第５図に示された第一の行のこれ
らの記憶場所は総て空白であることが知見され得る。こ
こに示された第一の行が空白であるのは、ＲＯＭのマス
クの最上性が、ディスプレイ上の文字の行同士が互いに
耐隔するように輩白とされているのと同様の理由による
。第５図の第二の行は、第２図〜第４図に示されたよう
な文字″′Ｄ”、１Ｅ”及び′Ｃ”各々を形成するビッ
ト信号の、転送された２行目を示す。ここまでは、第２
図に示されたような文字″Ｄ″を表わすビットの１行の
ＲＯＭからノＺツファへの転送をみてきたが、次に、ビ
ット信号はノ々ツファから第５図に示されたようなビッ
トマツプメモリへどのように転送されるのかについて検
討したい。第５図にバッファの、（第２図に示された）
ビット情報の２行目を記憶した部分を符号６７で示す。

ビット情報の２行目がバッファ２３からＭＵＸ２７及び
チャネル３７を経て転送される時、マイクロプロセッサ
１５はＭＵＸ３１ヘマスキング情報を送り、その結果最
後の６個の画素記憶場所がマスクされ乃至空白きされ、
このことは第５図の６７においてＸ印で示されている。

従って、ビットマツプメモリの第二の行の記憶場所０〜
９に、６７の初めの１０個の記憶場所に記憶されたビッ
ト信号と同じビット信号がローｒされる。ＧＤＣの現在
アドレスレジスタ内の開始アドレスはアドレス０から出
発し、１行目に示された全白情報はバッファからビット
マツプメモリへ転送された。その原、ＧＤＣ１９の領域
終結値レジスタはデクリメントされた。次の立込みクロ
ック信号に応答してＧＤＣの現在アドレスレジスメは５
０だけインクリメントされ、それによってビットマツプ
メモリの第二の行の記憶場所θ〜９は６９に示すように
ロードされる。その時領域終結値レジスタはデクリメン
トされ、動作は第２図に示された行７０〜７９がバッフ
ァ２３からＭＵＸ２７及びチャネル３７を経てビットマ
ツプメモリへ総て転送されてしまうまで継続する。

前記いずれの転送でも最後の６ビツトがマスクされる必
要があり、従って４９のマスキング情報は、バッファ２
３からビットマツプメモリ３３へ文字全体が転送されて
しまうまで一定で１＋続ける。

ＧＤＣの５現在”レジスタが１０回インクリメントされ
、領域終結値レジスタが１０回デクリメントされると、
ＧＤＣはマイクロプロセッサに、新しい文字がＲＯＭＩ
　６からＲＡＭ１８を経てバッファ２３へ転送され得る
ことを知らせる。この具体例では、水平ブランク期間中
に７個のワードがバッファ２３からビットマツプメモリ
へ転送され得る。従って上記のような水平ブランク期間
の終端において、ＧＤＣの現在アドレスレジスタは値３
５０乃至８行目を読込み、領域終結値アドレスレジスタ
は３に設定される。第二の水平ブランク期間中に、残υ
の３行即ち第２図の行７７〜７９がバッファ２３からビ
ットマツプメモリへ転送される。第三の水平ブランク期
間において、マイクロプロセッサ１５は文字＊　Ｅ　ｎ
をＲＯＭＩ　６からＲＡＭ１８を各してバッファ２３ヘ
ロードし、処理が繰返される。

文字”Ｅ”は、ＲＯＭ１６からバッファ２３ヘロードさ
れる時第３図に示した形態を取る。マイクロプロセッサ
は、文字＠ｌ　Ｅ　Ｎが２番目にロードされる文字であ
ることを知っておシ、またこのシステムはビットマツプ
メモリの記憶場所１０〜１５（ｄ！　５図）に文字″′
Ｅ”の一部がロードされるべきであることを知っている
。従って、第３図に示したようなＲＯＭからの文字″′
Ｅ”は回転され、その結果第３図のバッファのビット排
列に示されるような状態でバッファに到達する。第二の
転送の最初の周期の間、マイクロプロセッサはチャネル
４９にマスキング命令情報を送り、それによって７９ツ
フア２３から転送さ゛れる最初の１０ビツトがマスクさ
れる。このことは、第５図に符号８０で示されている。

第５図の８０において、記憶場所Ｏ〜９がマスクされ（
×印で示す）、記憶場所１０〜１５の情報のみがビット
マツプメモリへ転送されることが指摘され得る。システ
ムは、ビットマツプメモリが第３図の部分８１に示され
た情報をロードされ終るまで、信号の初めの１０ビツト
を常にマスクしつつ動作を繰返す。部分８１がロードさ
れ終ると、ＧＤＣの二つのレジスタがそのことをマイク
ロプロセッサに知らせる。しかしマイクロプロセッサ１
５は、第二の動作においてはバッファ２３からの第二の
読出しを実行しなければ々らず、その際第５図に符号８
３で示されるように記憶場所４〜１５がマスクされなけ
れはならないことを知っているようにプログラムされて
いる。８３において（第５図）、初めの３ビツト並びに
その右の空白列（第３図の部分８５）がビットマツプメ
モリへ転送され、ビット４〜１５はマスクされているこ
とが知見され摺る。この間ＧＤＣはアドレスＯから１へ
俊更し、それによって上記三つのビット並びにを自効は
ビットマツプメモリのアドレスｌの記憶場所０．１，２
及び３に記憶される。ＧＤＣ１９の二つのレジスタがマ
イクロプロセッサに部分８５のロードが完了したことを
知らせると、マイクロプロセッサは、文字″Ｃ″をＲＯ
ＭＩ　６からＲＡＭ１８を介してバッファ２３へ、第４
図のバッファのビット排列に表わされたようにしてロー
ドすることを開始する。

ここでは文字″Ｃ″である第三の文字がバッファ２３か
らビットマツプメモリへ転送される時扛、列Ｏ％１．２
及び３並びに列１４及び１５がマスクされ、従って文字
”Ｃ”は、上記と同じ動作によって記憶場所４〜１３へ
転送され、ロードされる。

既に述べたように、ビット信号はノ々ツファにワードの
形態で、ビットマツプメモリへワードの形態でロードさ
れるのと同様にして記憶され、このことは熱論、１ｈ報
を究極的にビットマツプメモリへ転送する上での時間短
縮をもたらす。また、マイクロプロセッサ１５を、数個
の信号を多数の信号の形態にコード化するための専用ス
レーブとして使用することによつで情報を主コンピユー
タからＣＲＴへ転送する速度が増大されることは、これ
までの記述から明らかである。更に、第１図の理解との
係わ如においてたされた第２図〜第５図の説明から、情
報をブランク期間中に書込みクロック信号に応じてノ９
ツファ２３から並列転送することによって、情報の主コ
ンピユータからＣＲＴ５１への転送が急速に促進される
ことは明らかである。ＧＤＣを開始アドレスの発生と、
そのアドレスが有効状態にあるトラックを文字が既に転
送された場合同様に保護することに使用することは、動
作全体の高速化に寄与する。

【図面の簡単な説明】

第１図は本発明システムの棚、略的ブロック線図、第２
図はＲＯＭに記憶された文字１Ｄ”並びに次いで７９ソ
フアに記憶された文字″Ｄ″を示す説明図、第３図はＲ
ＯＭに記憶された文字”Ｅ−並びに次いでノ々ツファに
記憶された文字−じを示す説明図、第４図はＲＯＭに記
１．絆された文字″ｌＣ″並びに次いでノ９ツファに記
憶された文字６Ｃ”を示す説明図、第５図はビット信号
のノ々ソファからビットマツプメモリへの転送を示す説
明図である。 １１・・・生コンピユータ、１３・・・チャネル、１５
・・・マイクロプロセッサ、１９・・・ｆｌｔｌＪ　御
器、２３・・・バッファ。 ７！：？Ｔ人　テンシタル゛工２ウイフンノト・コー４
ごレイショノ代理人　ｔ１！：ｌ１１１目　１」　義　
雄−り勾・Ｊ −」（僚・ダ 第１頁の続き ０発　明　者　ジョン・ワイ・インク　アメウ、 ０発　明　者　チャールズ・ナミアス　アメン、 ０発　明　者　デイヴイツド・ブルー　アメス・ヒユー
ズ　オン リカ合衆国、マサチューセッツ・０１７７２、サウスバ
ロテッドΦレーン１１１４ リカ合衆国、マサチューセッツ・０１８０３％バーリン
トレイング拳サークルす１ リカ合衆国、マサチューセッツφ０１７４９Ｘハドソン
、タリオ・ドライヴ・３６

Claims (1)

1. 【特許請求の範囲】 ｆｉｌ　ＣＲＴ表示手段とこのＣＲＴ表示手段に接続さ
   れた、画素情報を記憶してＣＲＴ表示手段へ転送するビ
   ットマツプメモリとを有するテキスト表示システムであ
   って、テキスト文字を表わすデータ信号の主コンピユー
   タからピットマツプメモリへの転送を促進する構成を有
   し、この構成は、 主コンピユータと接続されて該コンピュータから命令信
   号、アドレス信号、及びテキスト文字を表わすコード化
   された信号を受信し、表示されるべき個々のテキスト文
   字を規定する、各々複数個のピット信号から成るラスタ
   を、受信する様々なコード信号群に応じて生成するべく
   構成されたマイクロプロセッサと、マイクロプロセッサ
   と接続されてピット信号ラスタを受信し、該ラスタを次
   の並列転送のために記憶するバッファと、 バッファをビットマツプメモリに接続し、ビット信号ラ
   スタのビットマツプメモリへの並列転送を実現する第一
   の回路と、 マイクロプロセッサと接続され、該マイクロプロセッサ
   からアドレス信号及び命令信号を受信する制御回路と、 制御回路をビットマツプメモリに接続して該メモリへの
   アドレス信号を発生させ、ビット信号ラスタをピットマ
   ツプメモリ内の特定の記憶場所へ送るか、または択一的
   にビットマツプメモリの一定の記憶場所からＣＲＴ表示
   手段への画素情報の読出しをもたらす第二の回路とを組
   合せて含むことを特徴とする表示システム０ （２）マイクロプロセッサがピット信号ラスタなそのバ
   ッファへの転送時式、複数個のビット信号が互いにビッ
   トマツプメモリに記憶される際と同じ位置関係でバッフ
   ァに記憶されるような形態とするべく構成されているこ
   とを特徴とする特許請求の範囲第１項に記載のシステム
   。 （３）マイクロプロセッサがビット信号マスクを、文字
   を形成する複数個のビット信号が互いにビットマツプメ
   モリに記憶される際と同じ位置関係で当該文字の形状を
   表わすように排列された形態とするべく構成されている
   ことを特徴とする特許請求の範囲第１項に記載のシステ
   ム。 （４）　表示されるべき各文字が８×１０のピット信号
   マスクに構成され、このマスクはマイクロプロセッサに
   おいて１６Ｘ１０のビット信号マスクに変形され、バッ
   ファは少なくとも１６Ｘ１０のビット信号マスクを記憶
   するべく構成されており、バッファに記憶されたビット
   信号は、連続的文字形成を表わすものであるか否かによ
   り１周期かまたは２周期でノぐツファから転送されるこ
   とを特徴とする特許請求の範囲第１項に記載のシステム
   。 （５）制御回路が書込み信号、水平同期信号及び垂直同
   期信号を発生するクロック信号発生器を含み、このクロ
   ック信号発生器はバッファに接続されており、それによ
   って該バッファは水平及び垂直ブランク時間の間にピッ
   ト信号マスクのセグメントを転送することヲ特徴とする
   特許請求の範囲第１項に記載のシステム。 （６）マイクロプロセッサが、バッファに保持されたビ
   ット信号が該マイクロプロセッサによるバッファへの新
   たなピット信号マスクの転送以前に総じて転送されるよ
   うバッファの動作をモニタするべく構成されていること
   を特徴とする特許請求の範囲第５項に記載のシステム。 （７）データ信号の転送を促進する構成がバッファから
   ビットマツプメモリへ転送される信号なマスクする手段
   と、この信号マスク手段を、マイクロプロセッサからの
   制御信号を受信し得るようにマイクロプロセッサと接続
   する第三の回路とを更に含むことを特徴とする特許請求
   の範囲第１項に記載のシステム。 （８）表示されるべき各文字がマイクロプロセッサ内の
   ＲＯＭにおいて８×１０のビット信号マスクに構成され
   、かつ前記マイクロプロセッサにおいて１６ＸｌＯのビ
   ット信号マスクに変形され、バッファは少なくとも１６
   Ｘ１０のピット信号マスクを受信し記憶するべく構成さ
   れており、データ信号の転送を促進する構成はバッファ
   からビットマツプメモリへ転送される信号をマスクする
   手段と、この信号マスク手段を、マイクロプロセッサか
   らの制御信号を受信し得るようにマイクロプロセッサと
   接続する第三の回路とを更に含み、その際前記信号マス
   ク手段は制御回路からのアドレス信号との関連でビット
   信号に対し、ビットマツプメモリへのロード時１ｃｔｘ
   ｉｏのピット信号マスクが８個ごとに８個のｌ０ＸＩＯ
   ビット信号ラスタへ減少するように作用することを特徴
   とする特許請求の範囲第１項に記載のシステム。 （９）　マイクロプロセッサがコード信号群を受信する
   べく構成されたリードオンリメモリを含み、かつ受信さ
   れる様々なコード信号群各々に応じて異なるビット信号
   マスクを生成するべく構成されていることを特徴とする
   特許請求の範囲第１項に記載のシステム。