JPS599955A - 相補型絶縁ゲ−ト電界効果半導体集積回路装置 - Google Patents
相補型絶縁ゲ−ト電界効果半導体集積回路装置Info
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- JPS599955A JPS599955A JP57117972A JP11797282A JPS599955A JP S599955 A JPS599955 A JP S599955A JP 57117972 A JP57117972 A JP 57117972A JP 11797282 A JP11797282 A JP 11797282A JP S599955 A JPS599955 A JP S599955A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置に係り、特にその入力ゲー
ト保護装置に関する。
ト保護装置に関する。
抵抗素子と容量素子とで構成された従来の入力ゲート保
護装置において、画素子の形成材料としてけ一導電型の
不純物を含むポリシリコンと拡散層等が使用されていた
。一般に、入力ゲート保護耐圧は、入力ゲート保護装置
の抵抗素子と容量素子の値が大きくなるにつれて増大し
ていくが、これに従いレイアウトパターンの面積も増大
していく。
護装置において、画素子の形成材料としてけ一導電型の
不純物を含むポリシリコンと拡散層等が使用されていた
。一般に、入力ゲート保護耐圧は、入力ゲート保護装置
の抵抗素子と容量素子の値が大きくなるにつれて増大し
ていくが、これに従いレイアウトパターンの面積も増大
していく。
又、近年における。高密度集積化や電気的特性の向上を
目的に、レイアウトパターンの縮小化とウェハー製造工
程における拡散層のシャロー化やポリシリコンの膜厚減
少化等が進んでいるがこれらの事は現在の入力保護装置
を構成する抵抗素子と容量素子にとっては入力ゲート保
護耐圧を維持することは困難であるばかシでなく、レイ
アウトパターン面積の増大になる。すなわち拡散層のシ
ャロー化による拡散層中へのアルミニウム浸透、いわゆ
るアロイスパイクの発生防止に努め々ければならないし
又、ポリシリコンの膜厚減小化によって所定の抵抗値を
得る為レイアウトパターン面積の増大化が必然的に行わ
れてしまう。従って、近年の高密度集積化や電気的特性
向上の為の製造プロセスの改良等が成されても入力ゲー
ト保護装置は所定の保護耐圧を維持するばかりで々く、
レイアウトパターンの面積についても１従来の保護装置
よシ更に小さなものにしていかなければならない。
目的に、レイアウトパターンの縮小化とウェハー製造工
程における拡散層のシャロー化やポリシリコンの膜厚減
少化等が進んでいるがこれらの事は現在の入力保護装置
を構成する抵抗素子と容量素子にとっては入力ゲート保
護耐圧を維持することは困難であるばかシでなく、レイ
アウトパターン面積の増大になる。すなわち拡散層のシ
ャロー化による拡散層中へのアルミニウム浸透、いわゆ
るアロイスパイクの発生防止に努め々ければならないし
又、ポリシリコンの膜厚減小化によって所定の抵抗値を
得る為レイアウトパターン面積の増大化が必然的に行わ
れてしまう。従って、近年の高密度集積化や電気的特性
向上の為の製造プロセスの改良等が成されても入力ゲー
ト保護装置は所定の保護耐圧を維持するばかりで々く、
レイアウトパターンの面積についても１従来の保護装置
よシ更に小さなものにしていかなければならない。
本発明は１従来の保護耐圧と同等以上の性能を持ち更に
、レイアウトパターンの占有面積についても、従来の保
護装置の面積よりも小さくて済む為、より高密度集積化
が実限可能となるものである。
、レイアウトパターンの占有面積についても、従来の保
護装置の面積よりも小さくて済む為、より高密度集積化
が実限可能となるものである。
本発明によれは一導電型半導体基体上に設けられた反対
導電型の埋込み層が、入力用ポンディングパッドと入力
用ゲートにそれぞれオーミック接続され更に、該半導体
基体と、該埋込み層内に設けられ該半導体基体と同一導
電型の不純物を含む拡散層とがオーミック接続した構造
の入力ゲート保護装置が得られる。
導電型の埋込み層が、入力用ポンディングパッドと入力
用ゲートにそれぞれオーミック接続され更に、該半導体
基体と、該埋込み層内に設けられ該半導体基体と同一導
電型の不純物を含む拡散層とがオーミック接続した構造
の入力ゲート保護装置が得られる。
本発明をＮ型半導体基板上にＰ型埋体み層を使った相補
型ＭＯ８構造における入力ゲート保護装置を例にとって
従来の装置と比較し寿から図面を用いて説明していく。
型ＭＯ８構造における入力ゲート保護装置を例にとって
従来の装置と比較し寿から図面を用いて説明していく。
第１図（ａ）は、従来から実施されてきた入力ゲート保
護装置のレイアウトパターンの一例を示し、第１図（ｂ
）及び、第１図（ｃ）はそれぞれ第１図（ａ）の等何回
路及び第１図（ａ）におけるａ−ｂの断面図を示す。第
１図（ａ）、 （ｂ）、 （ｃ）において、入力用ポン
ディングパッド１１はＮ型不純物を含むポリシリコン抵
抗１２の一端とオーミック接続される。次に前記ポリシ
リコン抵抗１２の他端はＰ型埋体み層１３上に設けられ
たＮ型拡散層１４とアルミニウム配線１５を介してオー
ミック接続され更に、入力ゲートへと通じる。次に、前
記Ｐ型埋体み層１３は高濃度のＰ型不純物を含んだＰ型
拡散層１６を介してＧＮＤ電源のアルミニウム配１ａ１
７とオーミック接続されている。この保護装置の動作と
してＧＮＤ電極１７に対し、ポンディングパッド１１に
正のノイズが印加された場合を説明すると、印加された
ノイズ電流は、ポリシリコン抵抗１２を介してＰ型埋体
み層１３とＮ型拡散層１４との間で形成されるダイオー
ド１８へと流れる。このノイズ電流は前記ダイオード１
８からみて、逆方向電流となるがこのダイオードの耐圧
は１通常１５Ｖ程度なのでこの電圧以上のノイズが印加
された場合１このダイオードは十分な電流パスとなりノ
イズ電圧の吸収を行って、入力ゲートの保護機能を果た
している。しかし、この様な従来の入力ゲート保護装置
では、先ず、Ｎ型拡散層のシャロー化が行われた場合Ｎ
型拡散層中へのアルミニウム浸透が発生し、Ｎ型拡散層
とＰ型埋体み層とが完全に導通状態になる。又、高密度
集積化を目的にポリシリコン抵抗の値を小さくすること
は、上記したアルミニウム浸透をよシ一層発生しやすく
するものである。
護装置のレイアウトパターンの一例を示し、第１図（ｂ
）及び、第１図（ｃ）はそれぞれ第１図（ａ）の等何回
路及び第１図（ａ）におけるａ−ｂの断面図を示す。第
１図（ａ）、 （ｂ）、 （ｃ）において、入力用ポン
ディングパッド１１はＮ型不純物を含むポリシリコン抵
抗１２の一端とオーミック接続される。次に前記ポリシ
リコン抵抗１２の他端はＰ型埋体み層１３上に設けられ
たＮ型拡散層１４とアルミニウム配線１５を介してオー
ミック接続され更に、入力ゲートへと通じる。次に、前
記Ｐ型埋体み層１３は高濃度のＰ型不純物を含んだＰ型
拡散層１６を介してＧＮＤ電源のアルミニウム配１ａ１
７とオーミック接続されている。この保護装置の動作と
してＧＮＤ電極１７に対し、ポンディングパッド１１に
正のノイズが印加された場合を説明すると、印加された
ノイズ電流は、ポリシリコン抵抗１２を介してＰ型埋体
み層１３とＮ型拡散層１４との間で形成されるダイオー
ド１８へと流れる。このノイズ電流は前記ダイオード１
８からみて、逆方向電流となるがこのダイオードの耐圧
は１通常１５Ｖ程度なのでこの電圧以上のノイズが印加
された場合１このダイオードは十分な電流パスとなりノ
イズ電圧の吸収を行って、入力ゲートの保護機能を果た
している。しかし、この様な従来の入力ゲート保護装置
では、先ず、Ｎ型拡散層のシャロー化が行われた場合Ｎ
型拡散層中へのアルミニウム浸透が発生し、Ｎ型拡散層
とＰ型埋体み層とが完全に導通状態になる。又、高密度
集積化を目的にポリシリコン抵抗の値を小さくすること
は、上記したアルミニウム浸透をよシ一層発生しやすく
するものである。
本発明では埋込み層の深さが拡散層に比較して深いこと
に注目して、アルミニウム浸透の起こらない。しかもポ
リシリコン抵抗を省いて高密度集積化を計っても、所定
の保護耐圧を十分に満足できる、入力ゲート保護装置を
提供するものである。
に注目して、アルミニウム浸透の起こらない。しかもポ
リシリコン抵抗を省いて高密度集積化を計っても、所定
の保護耐圧を十分に満足できる、入力ゲート保護装置を
提供するものである。
第２図（ａ）は本発明を採用した一実施例のレイアウト
パターンを示し第２図（ｂ）及び第２図（ｃ）ｌｄそれ
ぞれ第２図（ａ）の等何回路及び、第２図（ａ）におけ
るａ ／ Ｂ ／の断面図を示す、第２図（ａ）、
（ｂ）、 （ｃ）において入力用ポンディングパッド２
１は、Ｐ型埋体み層２３とこのＰ型埋体みＭ２Ｓ上に設
けた高濃度のＰ型不純物を含むＰ散拡散層２６を介して
オーミック接続されている。次に入力ゲートへの配線は
Ｐ型埋体み層２３とＰ散拡散層２６により形成される抵
抗２９をえた後、アルミニウム配線２５によジオ−ミッ
ク接続される、Ｐ型埋体み層２３上とＮ型半導体基体上
には高濃度のＮ型不純物を含むＮ型拡散層２４がそれぞ
れ設けられ、Ｖｃｃ電源のアルミニウム配！１Ｊ２７と
オーミック接続されている。このような構造によって、
高電圧のノイズが入力用ポンディングパッドに印加され
てもＰ型埋体み層の深さが拡散層のそれより深い為アロ
イスパイクによるＰ型埋体み層とＮ型基体間の導通が防
止できる。ここで、Ｐ型埋体み層上にＮ型拡散層を設け
た理由は、入力用ポンディングパッドに負の高電圧ノイ
ズが印加された場合釦有効となるものであふ。即ちＰ型
埋体み層とＮ型基体との間で形成されるダイオード３０
の耐圧は通常１００Ｖ程度ある為１このままでは１入カ
ゲートが破壊してしまいゲート保護の機能を果たさない
、その為にＰ型埋へみ層上に高濃度の不純物を含んだＮ
型拡散層を設けて、耐圧の低いダイオード２８を形成す
ることＫよって、ゲート保護の機能を確実なものＫする
ものである。
パターンを示し第２図（ｂ）及び第２図（ｃ）ｌｄそれ
ぞれ第２図（ａ）の等何回路及び、第２図（ａ）におけ
るａ ／ Ｂ ／の断面図を示す、第２図（ａ）、
（ｂ）、 （ｃ）において入力用ポンディングパッド２
１は、Ｐ型埋体み層２３とこのＰ型埋体みＭ２Ｓ上に設
けた高濃度のＰ型不純物を含むＰ散拡散層２６を介して
オーミック接続されている。次に入力ゲートへの配線は
Ｐ型埋体み層２３とＰ散拡散層２６により形成される抵
抗２９をえた後、アルミニウム配線２５によジオ−ミッ
ク接続される、Ｐ型埋体み層２３上とＮ型半導体基体上
には高濃度のＮ型不純物を含むＮ型拡散層２４がそれぞ
れ設けられ、Ｖｃｃ電源のアルミニウム配！１Ｊ２７と
オーミック接続されている。このような構造によって、
高電圧のノイズが入力用ポンディングパッドに印加され
てもＰ型埋体み層の深さが拡散層のそれより深い為アロ
イスパイクによるＰ型埋体み層とＮ型基体間の導通が防
止できる。ここで、Ｐ型埋体み層上にＮ型拡散層を設け
た理由は、入力用ポンディングパッドに負の高電圧ノイ
ズが印加された場合釦有効となるものであふ。即ちＰ型
埋体み層とＮ型基体との間で形成されるダイオード３０
の耐圧は通常１００Ｖ程度ある為１このままでは１入カ
ゲートが破壊してしまいゲート保護の機能を果たさない
、その為にＰ型埋へみ層上に高濃度の不純物を含んだＮ
型拡散層を設けて、耐圧の低いダイオード２８を形成す
ることＫよって、ゲート保護の機能を確実なものＫする
ものである。
尚、本発明の実施例をＮ型基体上にＰ型埋へみ層を用い
た場合について説明したが、逆にＰ型基体上にＮ型埋込
み層を用いた場合についても本発明の効果がそのまま発
揮できるものである。
た場合について説明したが、逆にＰ型基体上にＮ型埋込
み層を用いた場合についても本発明の効果がそのまま発
揮できるものである。
第１図（ａ）は、従来の入力ゲート保護装置のレイアウ
トパターンを示し、第１図（ｂ）は、第１図（ａ）の等
価回路を示す。第１図（ｃ）は、第１図（ａ）のａ−ｂ
における断面図である。第２図（ａ）は、本発明による
入力ゲート保護装置のレイアウトパターンで第２図（ｂ
）は第２図（ａ）の等価回路を示す。第２図（ｃ）は第
２図（ａ）のａ′−ｂ′における断面図である。 なお図において、１１．２１・・・・・・入力用ポンデ
ィングパッド、１２・・・・・・Ｎ型不純物を含むポリ
シリコン抵抗、１３，２３°゛“−Ｐ型埋へみ層、１４
゜２４°・・・・・Ｎ型拡散層、１５，２５，１７．２
７・・・パ°アルミニウム配Ｌ１６，２６・・・・・・
Ｐ型拡散層、１８．２８．３０・・・・・・ダイオード
、２９・・・・・・抵抗、である。 第 １ 図 （θ） 箔１図（ｂ） ４ 第１図（Ｃ） 第２図（ＣＬ） 第２閃（Ｃ）
トパターンを示し、第１図（ｂ）は、第１図（ａ）の等
価回路を示す。第１図（ｃ）は、第１図（ａ）のａ−ｂ
における断面図である。第２図（ａ）は、本発明による
入力ゲート保護装置のレイアウトパターンで第２図（ｂ
）は第２図（ａ）の等価回路を示す。第２図（ｃ）は第
２図（ａ）のａ′−ｂ′における断面図である。 なお図において、１１．２１・・・・・・入力用ポンデ
ィングパッド、１２・・・・・・Ｎ型不純物を含むポリ
シリコン抵抗、１３，２３°゛“−Ｐ型埋へみ層、１４
゜２４°・・・・・Ｎ型拡散層、１５，２５，１７．２
７・・・パ°アルミニウム配Ｌ１６，２６・・・・・・
Ｐ型拡散層、１８．２８．３０・・・・・・ダイオード
、２９・・・・・・抵抗、である。 第 １ 図 （θ） 箔１図（ｂ） ４ 第１図（Ｃ） 第２図（ＣＬ） 第２閃（Ｃ）
Claims (1)
- 一導電型半導体基体上に設けられた反対導電型の埋込み
層が入力用ポンディングパッド及び入力用ゲートにそれ
ぞれオーミック接続され、更に前記半導体基体と前記埋
込み層内に設けられ前記半導体基体と同一導電型の不純
物を含む拡散層とがオーミｙり接続してなることを特徴
とする相補型絶縁ゲート電界効果半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57117972A JPS599955A (ja) | 1982-07-07 | 1982-07-07 | 相補型絶縁ゲ−ト電界効果半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57117972A JPS599955A (ja) | 1982-07-07 | 1982-07-07 | 相補型絶縁ゲ−ト電界効果半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS599955A true JPS599955A (ja) | 1984-01-19 |
| JPS632154B2 JPS632154B2 (ja) | 1988-01-18 |
Family
ID=14724828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57117972A Granted JPS599955A (ja) | 1982-07-07 | 1982-07-07 | 相補型絶縁ゲ−ト電界効果半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS599955A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6262559A (ja) * | 1985-09-12 | 1987-03-19 | Sanyo Electric Co Ltd | 入力保護回路 |
| JPS6262560A (ja) * | 1985-09-12 | 1987-03-19 | Sanyo Electric Co Ltd | 入力保護回路 |
| JPS6354771A (ja) * | 1986-08-25 | 1988-03-09 | Nec Corp | 半導体装置 |
-
1982
- 1982-07-07 JP JP57117972A patent/JPS599955A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6262559A (ja) * | 1985-09-12 | 1987-03-19 | Sanyo Electric Co Ltd | 入力保護回路 |
| JPS6262560A (ja) * | 1985-09-12 | 1987-03-19 | Sanyo Electric Co Ltd | 入力保護回路 |
| JPH0518467B2 (ja) * | 1985-09-12 | 1993-03-12 | Sanyo Electric Co | |
| JPS6354771A (ja) * | 1986-08-25 | 1988-03-09 | Nec Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS632154B2 (ja) | 1988-01-18 |
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