JPS599955A - 相補型絶縁ゲ−ト電界効果半導体集積回路装置 - Google Patents
相補型絶縁ゲ−ト電界効果半導体集積回路装置Info
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- JPS599955A JPS599955A JP57117972A JP11797282A JPS599955A JP S599955 A JPS599955 A JP S599955A JP 57117972 A JP57117972 A JP 57117972A JP 11797282 A JP11797282 A JP 11797282A JP S599955 A JPS599955 A JP S599955A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置に係り、特にその入力ゲー
ト保護装置に関する。
ト保護装置に関する。
抵抗素子と容量素子とで構成された従来の入力ゲート保
護装置において、画素子の形成材料としてけ一導電型の
不純物を含むポリシリコンと拡散層等が使用されていた
。一般に、入力ゲート保護耐圧は、入力ゲート保護装置
の抵抗素子と容量素子の値が大きくなるにつれて増大し
ていくが、これに従いレイアウトパターンの面積も増大
していく。
護装置において、画素子の形成材料としてけ一導電型の
不純物を含むポリシリコンと拡散層等が使用されていた
。一般に、入力ゲート保護耐圧は、入力ゲート保護装置
の抵抗素子と容量素子の値が大きくなるにつれて増大し
ていくが、これに従いレイアウトパターンの面積も増大
していく。
又、近年における。高密度集積化や電気的特性の向上を
目的に、レイアウトパターンの縮小化とウェハー製造工
程における拡散層のシャロー化やポリシリコンの膜厚減
少化等が進んでいるがこれらの事は現在の入力保護装置
を構成する抵抗素子と容量素子にとっては入力ゲート保
護耐圧を維持することは困難であるばかシでなく、レイ
アウトパターン面積の増大になる。すなわち拡散層のシ
ャロー化による拡散層中へのアルミニウム浸透、いわゆ
るアロイスパイクの発生防止に努め々ければならないし
又、ポリシリコンの膜厚減小化によって所定の抵抗値を
得る為レイアウトパターン面積の増大化が必然的に行わ
れてしまう。従って、近年の高密度集積化や電気的特性
向上の為の製造プロセスの改良等が成されても入力ゲー
ト保護装置は所定の保護耐圧を維持するばかりで々く、
レイアウトパターンの面積についても1従来の保護装置
よシ更に小さなものにしていかなければならない。
目的に、レイアウトパターンの縮小化とウェハー製造工
程における拡散層のシャロー化やポリシリコンの膜厚減
少化等が進んでいるがこれらの事は現在の入力保護装置
を構成する抵抗素子と容量素子にとっては入力ゲート保
護耐圧を維持することは困難であるばかシでなく、レイ
アウトパターン面積の増大になる。すなわち拡散層のシ
ャロー化による拡散層中へのアルミニウム浸透、いわゆ
るアロイスパイクの発生防止に努め々ければならないし
又、ポリシリコンの膜厚減小化によって所定の抵抗値を
得る為レイアウトパターン面積の増大化が必然的に行わ
れてしまう。従って、近年の高密度集積化や電気的特性
向上の為の製造プロセスの改良等が成されても入力ゲー
ト保護装置は所定の保護耐圧を維持するばかりで々く、
レイアウトパターンの面積についても1従来の保護装置
よシ更に小さなものにしていかなければならない。
本発明は1従来の保護耐圧と同等以上の性能を持ち更に
、レイアウトパターンの占有面積についても、従来の保
護装置の面積よりも小さくて済む為、より高密度集積化
が実限可能となるものである。
、レイアウトパターンの占有面積についても、従来の保
護装置の面積よりも小さくて済む為、より高密度集積化
が実限可能となるものである。
本発明によれは一導電型半導体基体上に設けられた反対
導電型の埋込み層が、入力用ポンディングパッドと入力
用ゲートにそれぞれオーミック接続され更に、該半導体
基体と、該埋込み層内に設けられ該半導体基体と同一導
電型の不純物を含む拡散層とがオーミック接続した構造
の入力ゲート保護装置が得られる。
導電型の埋込み層が、入力用ポンディングパッドと入力
用ゲートにそれぞれオーミック接続され更に、該半導体
基体と、該埋込み層内に設けられ該半導体基体と同一導
電型の不純物を含む拡散層とがオーミック接続した構造
の入力ゲート保護装置が得られる。
本発明をN型半導体基板上にP型埋体み層を使った相補
型MO8構造における入力ゲート保護装置を例にとって
従来の装置と比較し寿から図面を用いて説明していく。
型MO8構造における入力ゲート保護装置を例にとって
従来の装置と比較し寿から図面を用いて説明していく。
第1図(a)は、従来から実施されてきた入力ゲート保
護装置のレイアウトパターンの一例を示し、第1図(b
)及び、第1図(c)はそれぞれ第1図(a)の等何回
路及び第1図(a)におけるa−bの断面図を示す。第
1図(a)、 (b)、 (c)において、入力用ポン
ディングパッド11はN型不純物を含むポリシリコン抵
抗12の一端とオーミック接続される。次に前記ポリシ
リコン抵抗12の他端はP型埋体み層13上に設けられ
たN型拡散層14とアルミニウム配線15を介してオー
ミック接続され更に、入力ゲートへと通じる。次に、前
記P型埋体み層13は高濃度のP型不純物を含んだP型
拡散層16を介してGND電源のアルミニウム配1a1
7とオーミック接続されている。この保護装置の動作と
してGND電極17に対し、ポンディングパッド11に
正のノイズが印加された場合を説明すると、印加された
ノイズ電流は、ポリシリコン抵抗12を介してP型埋体
み層13とN型拡散層14との間で形成されるダイオー
ド18へと流れる。このノイズ電流は前記ダイオード1
8からみて、逆方向電流となるがこのダイオードの耐圧
は1通常15V程度なのでこの電圧以上のノイズが印加
された場合1このダイオードは十分な電流パスとなりノ
イズ電圧の吸収を行って、入力ゲートの保護機能を果た
している。しかし、この様な従来の入力ゲート保護装置
では、先ず、N型拡散層のシャロー化が行われた場合N
型拡散層中へのアルミニウム浸透が発生し、N型拡散層
とP型埋体み層とが完全に導通状態になる。又、高密度
集積化を目的にポリシリコン抵抗の値を小さくすること
は、上記したアルミニウム浸透をよシ一層発生しやすく
するものである。
護装置のレイアウトパターンの一例を示し、第1図(b
)及び、第1図(c)はそれぞれ第1図(a)の等何回
路及び第1図(a)におけるa−bの断面図を示す。第
1図(a)、 (b)、 (c)において、入力用ポン
ディングパッド11はN型不純物を含むポリシリコン抵
抗12の一端とオーミック接続される。次に前記ポリシ
リコン抵抗12の他端はP型埋体み層13上に設けられ
たN型拡散層14とアルミニウム配線15を介してオー
ミック接続され更に、入力ゲートへと通じる。次に、前
記P型埋体み層13は高濃度のP型不純物を含んだP型
拡散層16を介してGND電源のアルミニウム配1a1
7とオーミック接続されている。この保護装置の動作と
してGND電極17に対し、ポンディングパッド11に
正のノイズが印加された場合を説明すると、印加された
ノイズ電流は、ポリシリコン抵抗12を介してP型埋体
み層13とN型拡散層14との間で形成されるダイオー
ド18へと流れる。このノイズ電流は前記ダイオード1
8からみて、逆方向電流となるがこのダイオードの耐圧
は1通常15V程度なのでこの電圧以上のノイズが印加
された場合1このダイオードは十分な電流パスとなりノ
イズ電圧の吸収を行って、入力ゲートの保護機能を果た
している。しかし、この様な従来の入力ゲート保護装置
では、先ず、N型拡散層のシャロー化が行われた場合N
型拡散層中へのアルミニウム浸透が発生し、N型拡散層
とP型埋体み層とが完全に導通状態になる。又、高密度
集積化を目的にポリシリコン抵抗の値を小さくすること
は、上記したアルミニウム浸透をよシ一層発生しやすく
するものである。
本発明では埋込み層の深さが拡散層に比較して深いこと
に注目して、アルミニウム浸透の起こらない。しかもポ
リシリコン抵抗を省いて高密度集積化を計っても、所定
の保護耐圧を十分に満足できる、入力ゲート保護装置を
提供するものである。
に注目して、アルミニウム浸透の起こらない。しかもポ
リシリコン抵抗を省いて高密度集積化を計っても、所定
の保護耐圧を十分に満足できる、入力ゲート保護装置を
提供するものである。
第2図(a)は本発明を採用した一実施例のレイアウト
パターンを示し第2図(b)及び第2図(c)ldそれ
ぞれ第2図(a)の等何回路及び、第2図(a)におけ
るa / B /の断面図を示す、第2図(a)、
(b)、 (c)において入力用ポンディングパッド2
1は、P型埋体み層23とこのP型埋体みM2S上に設
けた高濃度のP型不純物を含むP散拡散層26を介して
オーミック接続されている。次に入力ゲートへの配線は
P型埋体み層23とP散拡散層26により形成される抵
抗29をえた後、アルミニウム配線25によジオ−ミッ
ク接続される、P型埋体み層23上とN型半導体基体上
には高濃度のN型不純物を含むN型拡散層24がそれぞ
れ設けられ、Vcc電源のアルミニウム配!1J27と
オーミック接続されている。このような構造によって、
高電圧のノイズが入力用ポンディングパッドに印加され
てもP型埋体み層の深さが拡散層のそれより深い為アロ
イスパイクによるP型埋体み層とN型基体間の導通が防
止できる。ここで、P型埋体み層上にN型拡散層を設け
た理由は、入力用ポンディングパッドに負の高電圧ノイ
ズが印加された場合釦有効となるものであふ。即ちP型
埋体み層とN型基体との間で形成されるダイオード30
の耐圧は通常100V程度ある為1このままでは1入カ
ゲートが破壊してしまいゲート保護の機能を果たさない
、その為にP型埋へみ層上に高濃度の不純物を含んだN
型拡散層を設けて、耐圧の低いダイオード28を形成す
ることKよって、ゲート保護の機能を確実なものKする
ものである。
パターンを示し第2図(b)及び第2図(c)ldそれ
ぞれ第2図(a)の等何回路及び、第2図(a)におけ
るa / B /の断面図を示す、第2図(a)、
(b)、 (c)において入力用ポンディングパッド2
1は、P型埋体み層23とこのP型埋体みM2S上に設
けた高濃度のP型不純物を含むP散拡散層26を介して
オーミック接続されている。次に入力ゲートへの配線は
P型埋体み層23とP散拡散層26により形成される抵
抗29をえた後、アルミニウム配線25によジオ−ミッ
ク接続される、P型埋体み層23上とN型半導体基体上
には高濃度のN型不純物を含むN型拡散層24がそれぞ
れ設けられ、Vcc電源のアルミニウム配!1J27と
オーミック接続されている。このような構造によって、
高電圧のノイズが入力用ポンディングパッドに印加され
てもP型埋体み層の深さが拡散層のそれより深い為アロ
イスパイクによるP型埋体み層とN型基体間の導通が防
止できる。ここで、P型埋体み層上にN型拡散層を設け
た理由は、入力用ポンディングパッドに負の高電圧ノイ
ズが印加された場合釦有効となるものであふ。即ちP型
埋体み層とN型基体との間で形成されるダイオード30
の耐圧は通常100V程度ある為1このままでは1入カ
ゲートが破壊してしまいゲート保護の機能を果たさない
、その為にP型埋へみ層上に高濃度の不純物を含んだN
型拡散層を設けて、耐圧の低いダイオード28を形成す
ることKよって、ゲート保護の機能を確実なものKする
ものである。
尚、本発明の実施例をN型基体上にP型埋へみ層を用い
た場合について説明したが、逆にP型基体上にN型埋込
み層を用いた場合についても本発明の効果がそのまま発
揮できるものである。
た場合について説明したが、逆にP型基体上にN型埋込
み層を用いた場合についても本発明の効果がそのまま発
揮できるものである。
第1図(a)は、従来の入力ゲート保護装置のレイアウ
トパターンを示し、第1図(b)は、第1図(a)の等
価回路を示す。第1図(c)は、第1図(a)のa−b
における断面図である。第2図(a)は、本発明による
入力ゲート保護装置のレイアウトパターンで第2図(b
)は第2図(a)の等価回路を示す。第2図(c)は第
2図(a)のa′−b′における断面図である。 なお図において、11.21・・・・・・入力用ポンデ
ィングパッド、12・・・・・・N型不純物を含むポリ
シリコン抵抗、13,23°゛“−P型埋へみ層、14
゜24°・・・・・N型拡散層、15,25,17.2
7・・・パ°アルミニウム配L16,26・・・・・・
P型拡散層、18.28.30・・・・・・ダイオード
、29・・・・・・抵抗、である。 第 1 図 (θ) 箔1図(b) 4 第1図(C) 第2図(CL) 第2閃(C)
トパターンを示し、第1図(b)は、第1図(a)の等
価回路を示す。第1図(c)は、第1図(a)のa−b
における断面図である。第2図(a)は、本発明による
入力ゲート保護装置のレイアウトパターンで第2図(b
)は第2図(a)の等価回路を示す。第2図(c)は第
2図(a)のa′−b′における断面図である。 なお図において、11.21・・・・・・入力用ポンデ
ィングパッド、12・・・・・・N型不純物を含むポリ
シリコン抵抗、13,23°゛“−P型埋へみ層、14
゜24°・・・・・N型拡散層、15,25,17.2
7・・・パ°アルミニウム配L16,26・・・・・・
P型拡散層、18.28.30・・・・・・ダイオード
、29・・・・・・抵抗、である。 第 1 図 (θ) 箔1図(b) 4 第1図(C) 第2図(CL) 第2閃(C)
Claims (1)
- 一導電型半導体基体上に設けられた反対導電型の埋込み
層が入力用ポンディングパッド及び入力用ゲートにそれ
ぞれオーミック接続され、更に前記半導体基体と前記埋
込み層内に設けられ前記半導体基体と同一導電型の不純
物を含む拡散層とがオーミyり接続してなることを特徴
とする相補型絶縁ゲート電界効果半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57117972A JPS599955A (ja) | 1982-07-07 | 1982-07-07 | 相補型絶縁ゲ−ト電界効果半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57117972A JPS599955A (ja) | 1982-07-07 | 1982-07-07 | 相補型絶縁ゲ−ト電界効果半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS599955A true JPS599955A (ja) | 1984-01-19 |
JPS632154B2 JPS632154B2 (ja) | 1988-01-18 |
Family
ID=14724828
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57117972A Granted JPS599955A (ja) | 1982-07-07 | 1982-07-07 | 相補型絶縁ゲ−ト電界効果半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS599955A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6262559A (ja) * | 1985-09-12 | 1987-03-19 | Sanyo Electric Co Ltd | 入力保護回路 |
JPS6262560A (ja) * | 1985-09-12 | 1987-03-19 | Sanyo Electric Co Ltd | 入力保護回路 |
JPS6354771A (ja) * | 1986-08-25 | 1988-03-09 | Nec Corp | 半導体装置 |
-
1982
- 1982-07-07 JP JP57117972A patent/JPS599955A/ja active Granted
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6262559A (ja) * | 1985-09-12 | 1987-03-19 | Sanyo Electric Co Ltd | 入力保護回路 |
JPS6262560A (ja) * | 1985-09-12 | 1987-03-19 | Sanyo Electric Co Ltd | 入力保護回路 |
JPH0518467B2 (ja) * | 1985-09-12 | 1993-03-12 | Sanyo Electric Co | |
JPS6354771A (ja) * | 1986-08-25 | 1988-03-09 | Nec Corp | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JPS632154B2 (ja) | 1988-01-18 |
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