JPS5999269A - 大規模集積回路テスト方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野） 本発明は大規模集積回路（以下、ＬＳＩと略す）のテス
ト方式に係り、特にプログラム制御方式をとる論理ＬＳ
Ｉに好適なテスト方式に関するものである。

〔従来技術〕

Ｌ　Ｓ　Ｉ回路の大規模化に伴い、ＬＳＩの開発期間の
長斯化が深刻な問題になっている。中でもＬＳＩのＷＰ
！造に入る前の設゛計段階で時間を必要とすることは特
に問題である。

ＬＳＩの設計には大きく分けて、仕様に基づいて論理＠
路を作る作業とその論理回路をマスタ（レイアウト）パ
ターン・データに落す作業とがある。ともに人手に頼る
部分が多いだけに、設計ミスは避けがたい。このため、
複雑な論理ＬＳＩになると、設計ミスによる再設計、再
試作（？！Ｊ″！Ｉ？）というサイクルを１度や２度な
らず繰り近す。

このことがＬＳＩの開発を長引かせる最大の原因をなっ
ている。それだけに製造に入る前に検査をしつかりして
設計ミスを洗い出しておくことが極めて重要である。

設計ミスを訂正した後は、集積回路内部をマスクＲＯＭ
化して製品化するが、マスクＥ１．　ＯＭ化する場合に
は、処理の途中経過を田方する等の故障診断に必要な処
置がなされておらず、故障原因の追求が困硫であった。

すなわち、処理の途中経過が不明なため、故障個所を特
定できず、検査に多大な労力を費していた。

又、テスト用の回路をＬＳＩ内部に組み込むことは、回
路がいたずらに増大し、それだけ故障発生の要因も多く
なり、さらにＬ　Ｓ　Ｉ素子のコンパクト化という時代
の趨勢にも逆行することをなり、従来採用されていない
。

〔発明の目的） 本発明の目的は、上記の如き従来の欠点を改善し、Ｌ　
Ｓ　Ｉ内部の回路増をおさえ、かつ設計不良個所、製作
不良個所の局所化を可能とするＬＳＩテスト方式を提供
することにある。

〔発明の概要） 上記目的を達成するため、本発明は、外部からの制御入
力を受付ける制御入力端子を設け、プログラム格納用記
憶素子にＬＳＩの動作に本来必要とされるプログラムの
外に、テスト用プログラムを格納し、ざらにブ四グラム
格納ｍ記ｆｊ！素子（ＲＯＭ）の出力をＬＳＩ内部デー
タバスに接続し、Ｒ，ＯＭ内容を外部に読出せるように
してＬＳＩの機能を達成するために本来必要な手段を利
用してテストを行うことにより回路増をおさえ、外部か
らの制御入力によりテスト内容を切換えることにより不
良個所の局所化を図ったことを特徴とする。

すなわち、プログラムミスなどに対してはプログラム格
納用メモリの外部への読出し機能によりプログラムミス
のうちコーディングミスの確認、アドレス制御部などの
不良に対しては外部よりの制御入力に対する応答による
＃認、演算回路部に対してはレジスタへのデータセット
、読出し、加減算、その他基本命令の実行および結果の
読出しによる確認を行うなどして不良を局所化した点に
特徴がある。

〔発明の実施例〕

以下、本発明の一実施例を図面により説明する。

第１図に本発明が適用される大規模集積回路の構成概略
を示す。

本回路は、プログラム格納用メモリ４に蓄えられたプロ
グラムにより制御される。入力インタフェース１は、外
部より入力されるデータａおよび該データａ用ストロー
ブパルスｂを受け、バッファリングして、演算回路部５
およびアドレス制御部３に対してデータＣ（入力インタ
フェース１でバッファリングされたデータａを示す）お
よび該データ０用スト四−ブパルスｄを転送する。

アドレス制御部３は、予め、マイコン（図示省略）から
送出されたパラメータｆおよび該パラメータｆ用ス）０
−プパルスｇを受け、演算回路δに対して前記パラメー
タｆに応じた処理を実行させるために、プログラム格納
用メモリ手を所定の番地に分岐させる。従って、演算回
路５は、パラメータｆにより指定された処理を実行する
。

演算回路５け、レジスタ、比較器、加減算器などで構成
され、例えば特願昭５５−１５８２Ｇ）６に示したマツ
チング回路などを意味し、複数のマツチング方法を実現
させるためにハードウェアの共通部が抽出されていて、
外部のパラメータによってマツチングのハードウェア構
成を切換えられるものである。

メモリ６は、演算回路５で演算した演算結果を格納する
ためのメモリであり、出力インタ７工一ス７け演算結果
におよび該演算結果に用スト四−ブバルスｌを外部へ出
力する。これら演算回路５、メモリ６および出力インタ
フェース７はデータバス８に接続されている。

本発明け、内部の処理形態を切換えるという本来の目的
のために設けられた上記パラメータｆおよび該パラメー
タｆ用ストローブパルスｇなどの信号と、マイコンイン
タフェース２を用いて、テスト、非テストモード切換お
よびテストの内容を切換える処理モード指定を行うこと
に特徴がある。

以下、本発明の理解を容易にするため、演算回路５を、
特願昭５５−１５８２９６明細書および図面に示したマ
ツチング回路に限定して説明する。

特願昭５５−１５８２９６号に示したマツチング回路５
は、音声認識装置において、話者により発声された音声
を入力し、予め作成されている標準音声パターンと入力
音声パターンとの照合をとるために非線形伸縮を吸収し
ながらマツチングを行う際に、整合窓を有するＤＰ（動
的計画法・・・Ｄｙｎａｍｉｃ　Ｐｒｏｇｒａｍｍｉｎ
ｇ）　マツチングと連続マツチングの切換えができる回
路である。この切換えは、パラメータｆによりプログラ
ム格納用メモリ４を所定の処理ルーチンに分岐させるこ
とにより送出される信号ｊが行う。

マツチング処理を行う場合に、データは入力インタフェ
ース１を介してマツチング回路５に供給され、処理結果
ｅはデータバス８に出力され、メモリ６に一巳退避され
る。メモリ６に処理結果６を一旦退避させる理由は、マ
ツチング処理では過去の時点の処理出力データを参照し
て局所的極小値処理などが必要なためである。

従って、マツチング回路５の不良解析を行うためには、
入力データａの取り込みテスト、マツチング回路５への
入力データ０の転送テスト、マツチング回路５の処理内
容テスト、メモリ６の書き込み読み出し動作テスト、デ
ータバス８の断線、短絡のテスト、出力インタフェース
７を介してのデータ出力テスト、プログラム格納用メモ
リ４のブ０グラム内容テスト、マイコンインタフェース
２やアドレス制御部３の応答テストなどを分離してテス
トできるように構成する必要がある。

そこで本発明では、ＬＳＩ素子に制御入力端子を追加し
、プログラム格納用メモリ４に、ＬＳＩ本来の機能を達
成するためのプログラムの他に、新たにテストプログラ
ムを格納した。テストプロダラムには、前記のようなｔ
ｔ？各テステストＪｉ手順が記憶されている。そして、
プログラム格納７用メモリ４（本来のプログラムとテス
トプログラムが格納されている）をＬＳＩに本来的に備
えられているデータバス８に接続し、テスト用の出力デ
ータを外部へ転送し、マツチング形態切換えのために本
来必要なパラメータｆをテスト内容の切換えに用い、マ
ツチングの処理に本来必要なマツチング値の途中経過を
格納する外部ＲＡＭ　（第１図に図示せず）を用いて入
力データの悄り込み確認などを行うことにより、テスト
を行うことにした。

第２図に本発明のテスト方式の一実施例におけるフルー
チャートを示す。

テスト、非テスト切換入力をテストとしまず、制御入力
指定を行う（２０１）。これはマツチング形態切換えの
ために従来から用いられているパラメータｆを、制御入
力端子に印加することにより行う。制御入力のモードに
は大きく分けてテストモードと非テストモードとがあり
、非テストモードの場合は、ＬＳＩの通常動作を行い（
２０３）、テストモードの場合は、第１段階として内部
プルグラムメモリ４の読出しを行い（２０５）　、第２
段階として各種のテストに移る（２０６）。

第１段階のテスト、すなわちプログラム読出しテストで
は、新たに設けた制御入力（テスト、非テスト切換えお
よびＲＯＭ指定入力）によりアドレス制御部３をインク
リメント１モードとして、先頭アドレスから最終アドレ
スまでのプログラム格納用メモリ４の内容をデータバス
８を介して出力インタフェース７より出力する。ここで
、前記出力を可能とするために、プログラム格納用メモ
リ４とデータバス８とは接続しておく必要がある。

又、プログラム格納用メモリ４には、ＬＳＩの動作のた
めに本来必要なプログラムとテスト用ブリダラムとが含
まれている。このプログラムＭ出ｔ。

テストにより制御入力の受付け、プログラムメモリの読
出し、プログラム内容のチェックが行われる。

第２段階のテストとしては、芽本的なものがら順次、組
合わせた動作へと積上げるテスト方法とした。たとえば
、マツチング回路５のテストを考えると、イミディエー
トデータのレジスタへのセットおよび出力、加減算、シ
フト、除算などのテストである。なお、第２図で黒いア
ングラインを引いである、正解との照合２０７および設
計見直し２０９はＬ　Ｓ　Ｉの外部で処理する。

第３図は第２図で示したテスト中、マツチングテスト、
入力取込みテストを詳明するための図である。

マツチング回路５は、本来の動作として下式の処理を行
う。

Ｄ（ｔ−１，τ−２）＋ａ（ｔ−１，τ−１）Ｄ　（ｔ
、　ｒ）　−２５（ｔ、　ｒ）　＋ｍ１ｎ（Ｄ　（ｔ−
１，？”−１）Ｄ（ｔ−２，τ−１）＋ａ（ｔ−１，τ
−１）・・・（１） （１１） 外部より入力されるデータ（この場合は整合尺度出力）
ｃ（ｄ（ｔ、τ））を受はレジスタ５０１に格納する。

このレジスタ５０１の値ａ　（ｔ、　τ）をシフタ５０
６で２倍して、２ａ　（ｔ、τ）として加算器５１０に
導く。式α）の第２項である最小値蝮理を行うために、
比較器５０７，５０９．加算器５０８，５１０が用いら
れる。Ｔ）（ｔ−１゜τ−２）などはマツチング値の中
間結果であり、マツチング部５の外部に存在する中ｆｆ
ｉ結果メモリ５１２から読出される。またＤ　（ｔ、τ
）＋ａ（ｔ＋　τ）などは次の時点で用いられるように
中間結果メモリ５１２に格納される。

以上述べた動作がマツチング回路５の本来の形態である
が、テスト時には、このルートをそのまま用いるように
プログラム格納メモリ４がらの命令ｊを予め設定してお
き、例えば入力取込みテストでは、外部よりの入力０を
レジスタ５０１に格納後、直ちにレジスタ５０１の内容
ａ（ｔ、　　τ）を中間結果メモリ５１２に送る。従っ
て、ＬＳＩへの入力取込みテストでは、外部のマイコン
、そ（１２） の他のテスターにより、予め設定したプログラムエリア
への分岐のためのパラメータ設定、入力データ印加、中
間結果メモリ５１２の読出しによる正解との照合が行わ
れる。

外部よりのパラメータ設定により所定のプログラムエリ
アへ分岐させるためには、第４図に示したマイコンイン
タフェース２、アドレス制御部などが用いられる。なお
、このインタフェース２およびアドレス制御部３け、本
来、マツチング回路５に対してマツチング形態を切換え
るために用いられている。本来の動作を簡単に述べると
、外部よりのパラメータｆをストローブｇでレジスタ２
０１〜２０３に格納し、レジスタ２０１でアドレス部ヲ
生成し、マルチプレクサ３０１．３０２によりプログラ
ム格納用メモリ４に分岐アドレスを送出する。これによ
りプログラム格納用メモリ４のアドレスは分岐し、後続
するパラメータｆをレジスタ２０１〜２０３に必要数受
けて、それらをデータバス８を介してメモリ６に格納し
てマツチング処理に用いる。

テスト時では、制御人力ｍによりアドレス修飾部３０４
がモデファイされ、レジスタ２０１に格納された分岐用
アドレスデータに対してオフセットが加えられ、プログ
ラム格納用メモリ４にアドレスが印加されてテスト領域
にプログラムが分岐される。

第２図で示した加減算テストでは、上記分岐したテスト
プログラムにより、外部より設定されるデータをレジス
タ２０１〜２０３’ｌｌ−してデータバス８に載せ、演
算用のレジスタ５１２．５１３にデータを転送した後、
加減算ｆｆ１５１４に対してプログラム格納メモ９本よ
り加減算命令を指定し、処理を行い、レジスタ５１２又
は５１３にデータを転送し、さらにデータバス８を介し
て出力インタフェース７へのデータセットおよび外部へ
の出力に、ｌを行わせる。

マツチングテストでは、第３図に示すように、Ｄ（ｔ、
τ）の値をレジスタ５１１より中間結果メモリ５１２に
転送する。

第２図のプルグラム読出しテストでは、プログラム格納
用メモリ４の出力をデータバス８に載せることによりプ
ログラム内容のテストを行う。

本来のＬＳＩの利用形態では、イミディエート命令実行
時にプログラム格納用メモ９本の出力ｊ中の下位ｎビッ
トをバス８に載せるので、本実施例ではこれを拡張し、
全ビットをバス８に載せる構造として、プログラム読出
しを可能とした。

テストモード設定時に、処理モード指定入力による内部
回路の反応を調べるためには、各テスト内容に応じて、
例えば出力インタフェース７を介してストローブパルス
を所定回数送出するようにテストプログラムを作成すれ
ばよい。

なお、本実施例を実際に試みたところ、回路増は全体の
３％以下の増加におさえることができた。

〔発明の効果〕

以上説明した如く、本発明によれば、ＬＳＩの機能を達
成するために本来必要な手段を利用してテストを行うこ
とができるので、ＬＳＩ内部の回路増をおさえ、かつ、
新たに設けた制御入力端子に、外部から制御入力を加え
ることによりテストαυ 内容を切換えることができるので、設計不良個所。

製作不良個所の局所化が可能となる。

【図面の簡単な説明】

第１図は本発明が適用される大規模集積回路の一実施例
を示す図、第２図は本発明のテスト方式におけるフロー
チャージの一実施例を示す図、第３図は本発明が適用さ
れる大規模集積回路のマツチング回路部の一実施例を示
す図、第４図はテスト内容切換えを説明するための図で
ある。 ａ、ｃ、ｅ、に：データ、ｂ＋　　ｄ＋　　ｇ＊　　１
ｇ　　ｌニストロープパルス、ｆｌｈ＝パラメータ、ｊ
ニブログラム格納用メモリ４の出力ビット、ｌ：入力イ
ンタフェース、２：マイコンインク７エース、３ニアド
レス制御部、４ニブｐダラム格納用メモリ、５：演算回
路（マツチング回路）部、６：メモリ、７：出力インタ
フェース、８：内部データバス。 α６） 第１頁の続き ０発　明　者　遠藤武之 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ■出　願　人　日立マイクロコンピュータエンジニアリ
ング株式会社 小平市上水本町１４７９番地 ３８８−

Claims (1)

1. 【特許請求の範囲】 α）プログラム格納用の記憶素子、アドレス制御部、演
   算部、入出力インタフェース部、およびマイコンインタ
   フェース部を有し、ブ四グラム制御方式をとる大規模集
   積回路において、該大規模集積回路に、外部からの制御
   入力を受付ける制御入力端子を設け、前記プログラム格
   納用の記憶素子にテスト用プログラムを格納し、外部か
   らの制御入力の組み合わせにより前記テスト用プ四グラ
   ムを選択し、該テスト用プログラムにより前記大規模か
   積回路の各構成要素の動作を行わせ、該動作の動作結果
   を前記入出力インタフェースに出力するように前記マイ
   コンインタフェース部、前記アドレス制御部を構成した
   ことを特徴とする大！ｓ５模隼積回路テスト方式。 Ｃ）前記制御入力は、テスト・非テストモード切換入力
   、処理モード指宇入力であることを特徴とする特許請求
   の範囲第１項記載の大規模集積回路テスト方式。 （３）前記プログラム格納用の記憶素子の出力は、前妃
   大規模竿稍回路の内部データバスに接続されていること
   を特徴とする特許請求の範囲第１項又は第２項紀載の大
   規模集積回路テスト方式。 （４）前記テスト用プログラムは各構成要素の動作に応
   じて、前記大規模集積回路の所定の出力端子から所定回
   数パルスを送用することを特徴とする特許請求の範囲第
   １珀、第２項又は第３項言己載の大規模集積回路テスト
   方式。