JPS5999269A - 大規模集積回路テスト方式 - Google Patents
大規模集積回路テスト方式Info
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- JPS5999269A JPS5999269A JP57208302A JP20830282A JPS5999269A JP S5999269 A JPS5999269 A JP S5999269A JP 57208302 A JP57208302 A JP 57208302A JP 20830282 A JP20830282 A JP 20830282A JP S5999269 A JPS5999269 A JP S5999269A
- Authority
- JP
- Japan
- Prior art keywords
- test
- program
- integrated circuit
- input
- scale integrated
- Prior art date
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- Pending
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- Semiconductor Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野)
本発明は大規模集積回路(以下、LSIと略す)のテス
ト方式に係り、特にプログラム制御方式をとる論理LS
Iに好適なテスト方式に関するものである。
ト方式に係り、特にプログラム制御方式をとる論理LS
Iに好適なテスト方式に関するものである。
L S I回路の大規模化に伴い、LSIの開発期間の
長斯化が深刻な問題になっている。中でもLSIのWP
!造に入る前の設゛計段階で時間を必要とすることは特
に問題である。
長斯化が深刻な問題になっている。中でもLSIのWP
!造に入る前の設゛計段階で時間を必要とすることは特
に問題である。
LSIの設計には大きく分けて、仕様に基づいて論理@
路を作る作業とその論理回路をマスタ(レイアウト)パ
ターン・データに落す作業とがある。ともに人手に頼る
部分が多いだけに、設計ミスは避けがたい。このため、
複雑な論理LSIになると、設計ミスによる再設計、再
試作(?!J″!I?)というサイクルを1度や2度な
らず繰り近す。
路を作る作業とその論理回路をマスタ(レイアウト)パ
ターン・データに落す作業とがある。ともに人手に頼る
部分が多いだけに、設計ミスは避けがたい。このため、
複雑な論理LSIになると、設計ミスによる再設計、再
試作(?!J″!I?)というサイクルを1度や2度な
らず繰り近す。
このことがLSIの開発を長引かせる最大の原因をなっ
ている。それだけに製造に入る前に検査をしつかりして
設計ミスを洗い出しておくことが極めて重要である。
ている。それだけに製造に入る前に検査をしつかりして
設計ミスを洗い出しておくことが極めて重要である。
設計ミスを訂正した後は、集積回路内部をマスクROM
化して製品化するが、マスクE1. OM化する場合に
は、処理の途中経過を田方する等の故障診断に必要な処
置がなされておらず、故障原因の追求が困硫であった。
化して製品化するが、マスクE1. OM化する場合に
は、処理の途中経過を田方する等の故障診断に必要な処
置がなされておらず、故障原因の追求が困硫であった。
すなわち、処理の途中経過が不明なため、故障個所を特
定できず、検査に多大な労力を費していた。
定できず、検査に多大な労力を費していた。
又、テスト用の回路をLSI内部に組み込むことは、回
路がいたずらに増大し、それだけ故障発生の要因も多く
なり、さらにL S I素子のコンパクト化という時代
の趨勢にも逆行することをなり、従来採用されていない
。
路がいたずらに増大し、それだけ故障発生の要因も多く
なり、さらにL S I素子のコンパクト化という時代
の趨勢にも逆行することをなり、従来採用されていない
。
〔発明の目的)
本発明の目的は、上記の如き従来の欠点を改善し、L
S I内部の回路増をおさえ、かつ設計不良個所、製作
不良個所の局所化を可能とするLSIテスト方式を提供
することにある。
S I内部の回路増をおさえ、かつ設計不良個所、製作
不良個所の局所化を可能とするLSIテスト方式を提供
することにある。
〔発明の概要)
上記目的を達成するため、本発明は、外部からの制御入
力を受付ける制御入力端子を設け、プログラム格納用記
憶素子にLSIの動作に本来必要とされるプログラムの
外に、テスト用プログラムを格納し、ざらにブ四グラム
格納m記fj!素子(ROM)の出力をLSI内部デー
タバスに接続し、R,OM内容を外部に読出せるように
してLSIの機能を達成するために本来必要な手段を利
用してテストを行うことにより回路増をおさえ、外部か
らの制御入力によりテスト内容を切換えることにより不
良個所の局所化を図ったことを特徴とする。
力を受付ける制御入力端子を設け、プログラム格納用記
憶素子にLSIの動作に本来必要とされるプログラムの
外に、テスト用プログラムを格納し、ざらにブ四グラム
格納m記fj!素子(ROM)の出力をLSI内部デー
タバスに接続し、R,OM内容を外部に読出せるように
してLSIの機能を達成するために本来必要な手段を利
用してテストを行うことにより回路増をおさえ、外部か
らの制御入力によりテスト内容を切換えることにより不
良個所の局所化を図ったことを特徴とする。
すなわち、プログラムミスなどに対してはプログラム格
納用メモリの外部への読出し機能によりプログラムミス
のうちコーディングミスの確認、アドレス制御部などの
不良に対しては外部よりの制御入力に対する応答による
#認、演算回路部に対してはレジスタへのデータセット
、読出し、加減算、その他基本命令の実行および結果の
読出しによる確認を行うなどして不良を局所化した点に
特徴がある。
納用メモリの外部への読出し機能によりプログラムミス
のうちコーディングミスの確認、アドレス制御部などの
不良に対しては外部よりの制御入力に対する応答による
#認、演算回路部に対してはレジスタへのデータセット
、読出し、加減算、その他基本命令の実行および結果の
読出しによる確認を行うなどして不良を局所化した点に
特徴がある。
以下、本発明の一実施例を図面により説明する。
第1図に本発明が適用される大規模集積回路の構成概略
を示す。
を示す。
本回路は、プログラム格納用メモリ4に蓄えられたプロ
グラムにより制御される。入力インタフェース1は、外
部より入力されるデータaおよび該データa用ストロー
ブパルスbを受け、バッファリングして、演算回路部5
およびアドレス制御部3に対してデータC(入力インタ
フェース1でバッファリングされたデータaを示す)お
よび該データ0用スト四−ブパルスdを転送する。
グラムにより制御される。入力インタフェース1は、外
部より入力されるデータaおよび該データa用ストロー
ブパルスbを受け、バッファリングして、演算回路部5
およびアドレス制御部3に対してデータC(入力インタ
フェース1でバッファリングされたデータaを示す)お
よび該データ0用スト四−ブパルスdを転送する。
アドレス制御部3は、予め、マイコン(図示省略)から
送出されたパラメータfおよび該パラメータf用ス)0
−プパルスgを受け、演算回路δに対して前記パラメー
タfに応じた処理を実行させるために、プログラム格納
用メモリ手を所定の番地に分岐させる。従って、演算回
路5は、パラメータfにより指定された処理を実行する
。
送出されたパラメータfおよび該パラメータf用ス)0
−プパルスgを受け、演算回路δに対して前記パラメー
タfに応じた処理を実行させるために、プログラム格納
用メモリ手を所定の番地に分岐させる。従って、演算回
路5は、パラメータfにより指定された処理を実行する
。
演算回路5け、レジスタ、比較器、加減算器などで構成
され、例えば特願昭55−1582G)6に示したマツ
チング回路などを意味し、複数のマツチング方法を実現
させるためにハードウェアの共通部が抽出されていて、
外部のパラメータによってマツチングのハードウェア構
成を切換えられるものである。
され、例えば特願昭55−1582G)6に示したマツ
チング回路などを意味し、複数のマツチング方法を実現
させるためにハードウェアの共通部が抽出されていて、
外部のパラメータによってマツチングのハードウェア構
成を切換えられるものである。
メモリ6は、演算回路5で演算した演算結果を格納する
ためのメモリであり、出力インタ7工一ス7け演算結果
におよび該演算結果に用スト四−ブバルスlを外部へ出
力する。これら演算回路5、メモリ6および出力インタ
フェース7はデータバス8に接続されている。
ためのメモリであり、出力インタ7工一ス7け演算結果
におよび該演算結果に用スト四−ブバルスlを外部へ出
力する。これら演算回路5、メモリ6および出力インタ
フェース7はデータバス8に接続されている。
本発明け、内部の処理形態を切換えるという本来の目的
のために設けられた上記パラメータfおよび該パラメー
タf用ストローブパルスgなどの信号と、マイコンイン
タフェース2を用いて、テスト、非テストモード切換お
よびテストの内容を切換える処理モード指定を行うこと
に特徴がある。
のために設けられた上記パラメータfおよび該パラメー
タf用ストローブパルスgなどの信号と、マイコンイン
タフェース2を用いて、テスト、非テストモード切換お
よびテストの内容を切換える処理モード指定を行うこと
に特徴がある。
以下、本発明の理解を容易にするため、演算回路5を、
特願昭55−158296明細書および図面に示したマ
ツチング回路に限定して説明する。
特願昭55−158296明細書および図面に示したマ
ツチング回路に限定して説明する。
特願昭55−158296号に示したマツチング回路5
は、音声認識装置において、話者により発声された音声
を入力し、予め作成されている標準音声パターンと入力
音声パターンとの照合をとるために非線形伸縮を吸収し
ながらマツチングを行う際に、整合窓を有するDP(動
的計画法・・・Dynamic Programmin
g) マツチングと連続マツチングの切換えができる回
路である。この切換えは、パラメータfによりプログラ
ム格納用メモリ4を所定の処理ルーチンに分岐させるこ
とにより送出される信号jが行う。
は、音声認識装置において、話者により発声された音声
を入力し、予め作成されている標準音声パターンと入力
音声パターンとの照合をとるために非線形伸縮を吸収し
ながらマツチングを行う際に、整合窓を有するDP(動
的計画法・・・Dynamic Programmin
g) マツチングと連続マツチングの切換えができる回
路である。この切換えは、パラメータfによりプログラ
ム格納用メモリ4を所定の処理ルーチンに分岐させるこ
とにより送出される信号jが行う。
マツチング処理を行う場合に、データは入力インタフェ
ース1を介してマツチング回路5に供給され、処理結果
eはデータバス8に出力され、メモリ6に一巳退避され
る。メモリ6に処理結果6を一旦退避させる理由は、マ
ツチング処理では過去の時点の処理出力データを参照し
て局所的極小値処理などが必要なためである。
ース1を介してマツチング回路5に供給され、処理結果
eはデータバス8に出力され、メモリ6に一巳退避され
る。メモリ6に処理結果6を一旦退避させる理由は、マ
ツチング処理では過去の時点の処理出力データを参照し
て局所的極小値処理などが必要なためである。
従って、マツチング回路5の不良解析を行うためには、
入力データaの取り込みテスト、マツチング回路5への
入力データ0の転送テスト、マツチング回路5の処理内
容テスト、メモリ6の書き込み読み出し動作テスト、デ
ータバス8の断線、短絡のテスト、出力インタフェース
7を介してのデータ出力テスト、プログラム格納用メモ
リ4のブ0グラム内容テスト、マイコンインタフェース
2やアドレス制御部3の応答テストなどを分離してテス
トできるように構成する必要がある。
入力データaの取り込みテスト、マツチング回路5への
入力データ0の転送テスト、マツチング回路5の処理内
容テスト、メモリ6の書き込み読み出し動作テスト、デ
ータバス8の断線、短絡のテスト、出力インタフェース
7を介してのデータ出力テスト、プログラム格納用メモ
リ4のブ0グラム内容テスト、マイコンインタフェース
2やアドレス制御部3の応答テストなどを分離してテス
トできるように構成する必要がある。
そこで本発明では、LSI素子に制御入力端子を追加し
、プログラム格納用メモリ4に、LSI本来の機能を達
成するためのプログラムの他に、新たにテストプログラ
ムを格納した。テストプロダラムには、前記のようなt
t?各テステストJi手順が記憶されている。そして、
プログラム格納7用メモリ4(本来のプログラムとテス
トプログラムが格納されている)をLSIに本来的に備
えられているデータバス8に接続し、テスト用の出力デ
ータを外部へ転送し、マツチング形態切換えのために本
来必要なパラメータfをテスト内容の切換えに用い、マ
ツチングの処理に本来必要なマツチング値の途中経過を
格納する外部RAM (第1図に図示せず)を用いて入
力データの悄り込み確認などを行うことにより、テスト
を行うことにした。
、プログラム格納用メモリ4に、LSI本来の機能を達
成するためのプログラムの他に、新たにテストプログラ
ムを格納した。テストプロダラムには、前記のようなt
t?各テステストJi手順が記憶されている。そして、
プログラム格納7用メモリ4(本来のプログラムとテス
トプログラムが格納されている)をLSIに本来的に備
えられているデータバス8に接続し、テスト用の出力デ
ータを外部へ転送し、マツチング形態切換えのために本
来必要なパラメータfをテスト内容の切換えに用い、マ
ツチングの処理に本来必要なマツチング値の途中経過を
格納する外部RAM (第1図に図示せず)を用いて入
力データの悄り込み確認などを行うことにより、テスト
を行うことにした。
第2図に本発明のテスト方式の一実施例におけるフルー
チャートを示す。
チャートを示す。
テスト、非テスト切換入力をテストとしまず、制御入力
指定を行う(201)。これはマツチング形態切換えの
ために従来から用いられているパラメータfを、制御入
力端子に印加することにより行う。制御入力のモードに
は大きく分けてテストモードと非テストモードとがあり
、非テストモードの場合は、LSIの通常動作を行い(
203)、テストモードの場合は、第1段階として内部
プルグラムメモリ4の読出しを行い(205) 、第2
段階として各種のテストに移る(206)。
指定を行う(201)。これはマツチング形態切換えの
ために従来から用いられているパラメータfを、制御入
力端子に印加することにより行う。制御入力のモードに
は大きく分けてテストモードと非テストモードとがあり
、非テストモードの場合は、LSIの通常動作を行い(
203)、テストモードの場合は、第1段階として内部
プルグラムメモリ4の読出しを行い(205) 、第2
段階として各種のテストに移る(206)。
第1段階のテスト、すなわちプログラム読出しテストで
は、新たに設けた制御入力(テスト、非テスト切換えお
よびROM指定入力)によりアドレス制御部3をインク
リメント1モードとして、先頭アドレスから最終アドレ
スまでのプログラム格納用メモリ4の内容をデータバス
8を介して出力インタフェース7より出力する。ここで
、前記出力を可能とするために、プログラム格納用メモ
リ4とデータバス8とは接続しておく必要がある。
は、新たに設けた制御入力(テスト、非テスト切換えお
よびROM指定入力)によりアドレス制御部3をインク
リメント1モードとして、先頭アドレスから最終アドレ
スまでのプログラム格納用メモリ4の内容をデータバス
8を介して出力インタフェース7より出力する。ここで
、前記出力を可能とするために、プログラム格納用メモ
リ4とデータバス8とは接続しておく必要がある。
又、プログラム格納用メモリ4には、LSIの動作のた
めに本来必要なプログラムとテスト用ブリダラムとが含
まれている。このプログラムM出t。
めに本来必要なプログラムとテスト用ブリダラムとが含
まれている。このプログラムM出t。
テストにより制御入力の受付け、プログラムメモリの読
出し、プログラム内容のチェックが行われる。
出し、プログラム内容のチェックが行われる。
第2段階のテストとしては、芽本的なものがら順次、組
合わせた動作へと積上げるテスト方法とした。たとえば
、マツチング回路5のテストを考えると、イミディエー
トデータのレジスタへのセットおよび出力、加減算、シ
フト、除算などのテストである。なお、第2図で黒いア
ングラインを引いである、正解との照合207および設
計見直し209はL S Iの外部で処理する。
合わせた動作へと積上げるテスト方法とした。たとえば
、マツチング回路5のテストを考えると、イミディエー
トデータのレジスタへのセットおよび出力、加減算、シ
フト、除算などのテストである。なお、第2図で黒いア
ングラインを引いである、正解との照合207および設
計見直し209はL S Iの外部で処理する。
第3図は第2図で示したテスト中、マツチングテスト、
入力取込みテストを詳明するための図である。
入力取込みテストを詳明するための図である。
マツチング回路5は、本来の動作として下式の処理を行
う。
う。
D(t−1,τ−2)+a(t−1,τ−1)D (t
、 r) −25(t、 r) +m1n(D (t−
1,?”−1)D(t−2,τ−1)+a(t−1,τ
−1)・・・(1) (11) 外部より入力されるデータ(この場合は整合尺度出力)
c(d(t、τ))を受はレジスタ501に格納する。
、 r) −25(t、 r) +m1n(D (t−
1,?”−1)D(t−2,τ−1)+a(t−1,τ
−1)・・・(1) (11) 外部より入力されるデータ(この場合は整合尺度出力)
c(d(t、τ))を受はレジスタ501に格納する。
このレジスタ501の値a (t、 τ)をシフタ50
6で2倍して、2a (t、τ)として加算器510に
導く。式α)の第2項である最小値蝮理を行うために、
比較器507,509.加算器508,510が用いら
れる。T)(t−1゜τ−2)などはマツチング値の中
間結果であり、マツチング部5の外部に存在する中ff
i結果メモリ512から読出される。またD (t、τ
)+a(t+ τ)などは次の時点で用いられるように
中間結果メモリ512に格納される。
6で2倍して、2a (t、τ)として加算器510に
導く。式α)の第2項である最小値蝮理を行うために、
比較器507,509.加算器508,510が用いら
れる。T)(t−1゜τ−2)などはマツチング値の中
間結果であり、マツチング部5の外部に存在する中ff
i結果メモリ512から読出される。またD (t、τ
)+a(t+ τ)などは次の時点で用いられるように
中間結果メモリ512に格納される。
以上述べた動作がマツチング回路5の本来の形態である
が、テスト時には、このルートをそのまま用いるように
プログラム格納メモリ4がらの命令jを予め設定してお
き、例えば入力取込みテストでは、外部よりの入力0を
レジスタ501に格納後、直ちにレジスタ501の内容
a(t、 τ)を中間結果メモリ512に送る。従っ
て、LSIへの入力取込みテストでは、外部のマイコン
、そ(12) の他のテスターにより、予め設定したプログラムエリア
への分岐のためのパラメータ設定、入力データ印加、中
間結果メモリ512の読出しによる正解との照合が行わ
れる。
が、テスト時には、このルートをそのまま用いるように
プログラム格納メモリ4がらの命令jを予め設定してお
き、例えば入力取込みテストでは、外部よりの入力0を
レジスタ501に格納後、直ちにレジスタ501の内容
a(t、 τ)を中間結果メモリ512に送る。従っ
て、LSIへの入力取込みテストでは、外部のマイコン
、そ(12) の他のテスターにより、予め設定したプログラムエリア
への分岐のためのパラメータ設定、入力データ印加、中
間結果メモリ512の読出しによる正解との照合が行わ
れる。
外部よりのパラメータ設定により所定のプログラムエリ
アへ分岐させるためには、第4図に示したマイコンイン
タフェース2、アドレス制御部などが用いられる。なお
、このインタフェース2およびアドレス制御部3け、本
来、マツチング回路5に対してマツチング形態を切換え
るために用いられている。本来の動作を簡単に述べると
、外部よりのパラメータfをストローブgでレジスタ2
01〜203に格納し、レジスタ201でアドレス部ヲ
生成し、マルチプレクサ301.302によりプログラ
ム格納用メモリ4に分岐アドレスを送出する。これによ
りプログラム格納用メモリ4のアドレスは分岐し、後続
するパラメータfをレジスタ201〜203に必要数受
けて、それらをデータバス8を介してメモリ6に格納し
てマツチング処理に用いる。
アへ分岐させるためには、第4図に示したマイコンイン
タフェース2、アドレス制御部などが用いられる。なお
、このインタフェース2およびアドレス制御部3け、本
来、マツチング回路5に対してマツチング形態を切換え
るために用いられている。本来の動作を簡単に述べると
、外部よりのパラメータfをストローブgでレジスタ2
01〜203に格納し、レジスタ201でアドレス部ヲ
生成し、マルチプレクサ301.302によりプログラ
ム格納用メモリ4に分岐アドレスを送出する。これによ
りプログラム格納用メモリ4のアドレスは分岐し、後続
するパラメータfをレジスタ201〜203に必要数受
けて、それらをデータバス8を介してメモリ6に格納し
てマツチング処理に用いる。
テスト時では、制御人力mによりアドレス修飾部304
がモデファイされ、レジスタ201に格納された分岐用
アドレスデータに対してオフセットが加えられ、プログ
ラム格納用メモリ4にアドレスが印加されてテスト領域
にプログラムが分岐される。
がモデファイされ、レジスタ201に格納された分岐用
アドレスデータに対してオフセットが加えられ、プログ
ラム格納用メモリ4にアドレスが印加されてテスト領域
にプログラムが分岐される。
第2図で示した加減算テストでは、上記分岐したテスト
プログラムにより、外部より設定されるデータをレジス
タ201〜203’ll−してデータバス8に載せ、演
算用のレジスタ512.513にデータを転送した後、
加減算ff1514に対してプログラム格納メモ9本よ
り加減算命令を指定し、処理を行い、レジスタ512又
は513にデータを転送し、さらにデータバス8を介し
て出力インタフェース7へのデータセットおよび外部へ
の出力に、lを行わせる。
プログラムにより、外部より設定されるデータをレジス
タ201〜203’ll−してデータバス8に載せ、演
算用のレジスタ512.513にデータを転送した後、
加減算ff1514に対してプログラム格納メモ9本よ
り加減算命令を指定し、処理を行い、レジスタ512又
は513にデータを転送し、さらにデータバス8を介し
て出力インタフェース7へのデータセットおよび外部へ
の出力に、lを行わせる。
マツチングテストでは、第3図に示すように、D(t、
τ)の値をレジスタ511より中間結果メモリ512に
転送する。
τ)の値をレジスタ511より中間結果メモリ512に
転送する。
第2図のプルグラム読出しテストでは、プログラム格納
用メモリ4の出力をデータバス8に載せることによりプ
ログラム内容のテストを行う。
用メモリ4の出力をデータバス8に載せることによりプ
ログラム内容のテストを行う。
本来のLSIの利用形態では、イミディエート命令実行
時にプログラム格納用メモ9本の出力j中の下位nビッ
トをバス8に載せるので、本実施例ではこれを拡張し、
全ビットをバス8に載せる構造として、プログラム読出
しを可能とした。
時にプログラム格納用メモ9本の出力j中の下位nビッ
トをバス8に載せるので、本実施例ではこれを拡張し、
全ビットをバス8に載せる構造として、プログラム読出
しを可能とした。
テストモード設定時に、処理モード指定入力による内部
回路の反応を調べるためには、各テスト内容に応じて、
例えば出力インタフェース7を介してストローブパルス
を所定回数送出するようにテストプログラムを作成すれ
ばよい。
回路の反応を調べるためには、各テスト内容に応じて、
例えば出力インタフェース7を介してストローブパルス
を所定回数送出するようにテストプログラムを作成すれ
ばよい。
なお、本実施例を実際に試みたところ、回路増は全体の
3%以下の増加におさえることができた。
3%以下の増加におさえることができた。
以上説明した如く、本発明によれば、LSIの機能を達
成するために本来必要な手段を利用してテストを行うこ
とができるので、LSI内部の回路増をおさえ、かつ、
新たに設けた制御入力端子に、外部から制御入力を加え
ることによりテストαυ 内容を切換えることができるので、設計不良個所。
成するために本来必要な手段を利用してテストを行うこ
とができるので、LSI内部の回路増をおさえ、かつ、
新たに設けた制御入力端子に、外部から制御入力を加え
ることによりテストαυ 内容を切換えることができるので、設計不良個所。
製作不良個所の局所化が可能となる。
第1図は本発明が適用される大規模集積回路の一実施例
を示す図、第2図は本発明のテスト方式におけるフロー
チャージの一実施例を示す図、第3図は本発明が適用さ
れる大規模集積回路のマツチング回路部の一実施例を示
す図、第4図はテスト内容切換えを説明するための図で
ある。 a、c、e、に:データ、b+ d+ g* 1
g lニストロープパルス、flh=パラメータ、j
ニブログラム格納用メモリ4の出力ビット、l:入力イ
ンタフェース、2:マイコンインク7エース、3ニアド
レス制御部、4ニブpダラム格納用メモリ、5:演算回
路(マツチング回路)部、6:メモリ、7:出力インタ
フェース、8:内部データバス。 α6) 第1頁の続き 0発 明 者 遠藤武之 国分寺市東恋ケ窪1丁目280番 地株式会社日立製作所中央研究 所内 ■出 願 人 日立マイクロコンピュータエンジニアリ
ング株式会社 小平市上水本町1479番地 388−
を示す図、第2図は本発明のテスト方式におけるフロー
チャージの一実施例を示す図、第3図は本発明が適用さ
れる大規模集積回路のマツチング回路部の一実施例を示
す図、第4図はテスト内容切換えを説明するための図で
ある。 a、c、e、に:データ、b+ d+ g* 1
g lニストロープパルス、flh=パラメータ、j
ニブログラム格納用メモリ4の出力ビット、l:入力イ
ンタフェース、2:マイコンインク7エース、3ニアド
レス制御部、4ニブpダラム格納用メモリ、5:演算回
路(マツチング回路)部、6:メモリ、7:出力インタ
フェース、8:内部データバス。 α6) 第1頁の続き 0発 明 者 遠藤武之 国分寺市東恋ケ窪1丁目280番 地株式会社日立製作所中央研究 所内 ■出 願 人 日立マイクロコンピュータエンジニアリ
ング株式会社 小平市上水本町1479番地 388−
Claims (1)
- 【特許請求の範囲】 α)プログラム格納用の記憶素子、アドレス制御部、演
算部、入出力インタフェース部、およびマイコンインタ
フェース部を有し、ブ四グラム制御方式をとる大規模集
積回路において、該大規模集積回路に、外部からの制御
入力を受付ける制御入力端子を設け、前記プログラム格
納用の記憶素子にテスト用プログラムを格納し、外部か
らの制御入力の組み合わせにより前記テスト用プ四グラ
ムを選択し、該テスト用プログラムにより前記大規模か
積回路の各構成要素の動作を行わせ、該動作の動作結果
を前記入出力インタフェースに出力するように前記マイ
コンインタフェース部、前記アドレス制御部を構成した
ことを特徴とする大!s5模隼積回路テスト方式。 C)前記制御入力は、テスト・非テストモード切換入力
、処理モード指宇入力であることを特徴とする特許請求
の範囲第1項記載の大規模集積回路テスト方式。 (3)前記プログラム格納用の記憶素子の出力は、前妃
大規模竿稍回路の内部データバスに接続されていること
を特徴とする特許請求の範囲第1項又は第2項紀載の大
規模集積回路テスト方式。 (4)前記テスト用プログラムは各構成要素の動作に応
じて、前記大規模集積回路の所定の出力端子から所定回
数パルスを送用することを特徴とする特許請求の範囲第
1珀、第2項又は第3項言己載の大規模集積回路テスト
方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57208302A JPS5999269A (ja) | 1982-11-27 | 1982-11-27 | 大規模集積回路テスト方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57208302A JPS5999269A (ja) | 1982-11-27 | 1982-11-27 | 大規模集積回路テスト方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5999269A true JPS5999269A (ja) | 1984-06-07 |
Family
ID=16553996
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57208302A Pending JPS5999269A (ja) | 1982-11-27 | 1982-11-27 | 大規模集積回路テスト方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5999269A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100633449B1 (ko) | 2004-08-17 | 2006-10-13 | 주식회사 유니테스트 | 반도체 테스터 인터페이스 시스템 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56155452A (en) * | 1980-05-02 | 1981-12-01 | Matsushita Electronics Corp | Testing method for large scale integrated circuit device |
JPS5653236B2 (ja) * | 1977-09-07 | 1981-12-17 |
-
1982
- 1982-11-27 JP JP57208302A patent/JPS5999269A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5653236B2 (ja) * | 1977-09-07 | 1981-12-17 | ||
JPS56155452A (en) * | 1980-05-02 | 1981-12-01 | Matsushita Electronics Corp | Testing method for large scale integrated circuit device |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100633449B1 (ko) | 2004-08-17 | 2006-10-13 | 주식회사 유니테스트 | 반도체 테스터 인터페이스 시스템 |
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