JPS5995709A - マイクロ波半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はＵ　２１　Ａ　Ｓ　Ｆ’　Ｅ　’１”を用いた
マイクＩｆｆ波半導体装置に関するものである。

近年、マイクロ波帯において良好な性能を有するｎチャ
ンネルＧａＡＳＦ’Ｂ’ｌ’が開発され、広く利用され
る様になってきた。ｎチャンネルＧ　ａＡ　ＳＦＥ　’
１’（以下ＧａＡ　３　Ｆ　Ｅ’ｌ’という）は、第１
図（ａ）の回路図に示す様に、Ｇａｋ　Ｓ　Ｆ　ＥＴ　
５のドレインにチョークｌを介し正の電源３からの電圧
が印加され（ドレインバイアス）、ソースは接地され、
ゲートにはチョーク２を介し負の電源ｌＯからの電圧が
印加される（ゲートバイアス）。これらドレインバイア
スおよびゲートバイアスはコンデンサ４により外部に電
圧がかからない様に駆出される。この様に、ｕ；３ＡＢ
ｋ”ＥＴのバイアス電圧としては、正電圧、以電圧の両
方の電源を必要とし、回路構成が複雑になるという欠点
を有していた。

一方＠１図（ｂ）に示す様に、ＧａＡｓＦＥＴ　５（７
）ドレインにチョーク１を介して正の電源３からのドレ
インバイアスを印加し、ゲートはチョーク２を介し接地
され、ソースはソース抵抗６を介し接地するバイアス印
加方法がある。しかし、この方法は正のバイアス電圧の
みでよいが、ソースにソース抵抗６が入っているために
損失が大きくなり増幅器としてＧａＡ　Ｓ　Ｆ　Ｅ　Ｔ
を使用する場合には利得ののみで動作し、損失のないＬ
ｒＢＡＳＦ　Ｅ　Ｔのバイアス供給回路をもつマイクロ
波半導体装置を提供すすることＫある。

本発明のマイクロ波半導体装置は、ゲートを接地したけ
ａＡ　３　Ｆ　Ｅ　Ｔと、このｉ＝’　Ｅ’１’のドレ
インを所星屯圧によりバイアスする回路と、前記Ｂ’　
Ｅ　’ｌ’のゲートを前記電圧によりバイアスする回路
とを含み構成される。

以下本発明を図面を用いて詳ｆ＃に説明する。

第２図は本発明の実施例の回路図である。すなわち、Ｕ
ａＡｓｌ’ＥＴ５１ｄチョーク１を介してドレインに正
の電源３からバイアスが印加され、ソースは接地され、
ゲートにチョーク２を介して正の電源７からのバイアス
が印加される。この電源７からのバイアスはＧ、ｌＡｓ
１＋’ＥＴ５のゲートの１１１員方向の立上り電圧以下
の電圧（約０．７　Ｖ以下）が印加される。これ以上の
電圧を印加するとＧＢＡ　Ｓｋ’　Ｅ　’ｌ’のゲート
よジソースに電流が流れ、雑音の増加、（ｉａＡ３ＦＥ
Ｔの劣化を＠ｆｔｊ。

第３図は本発明の他の実施例の回路図である。

ＵａＡｓＦＥ’ｌ’５のドレインにはチョークｌを介し
正′亀源３からドレインバイアスが印加され、ソ−スは
接地され、又ゲートバイアスは正電源３よＶプリーダ抵
抗８を介し供給され、チョーク２、ゲート抵抗９を介し
接地される。すなわちゲートには正ｔ＃３の電圧が、プ
リーダ抵抗とゲート抵抗の分圧比が印加される。

以上詳細に説明した様に、本発明によればＧＢＡ　３Ｆ
ＥＴのバイアスは正電圧のみで供給でき、又ソースに抵
抗を挿入する必要がないためその抵抗による損失もない
。

なお、このマイクロ波半導体装置は、Ａ級で動作する′
電力増幅器に適し、特に電源を少くしたい民生機器の回
路に適当である。

【図面の簡単な説明】

第１図は従来のＧＢＡ　５　ＦＥ　Ｔのバイアス印加方
法を示す回路図、第２図、第３図は本発明の第１および
第２の実施例の回路図である。 図において、１ｔ２・・・・・・チョーク、３ｔ７・・
・・・・正電源、４・・・・・・コンデンサ、５・・・
・・・ＧａＡ３Ｆ　Ｅ’Ｉ’、６・・・・・・ソース抵
抗、８・・・・・・プリーダ抵抗、９・・・・・−抵抗
、１０・・・・・・負心源、である。

Claims (1)

【特許請求の範囲】
1. ソースを接地したＧ、ＩＡ４　ｋ’　ＥＴと、このｌ＝
   ’　Ｅ　Ｔのドレインを一方の極性の電圧によりバイア
   スする回路と、前記ｌ″ＥＴのゲートを前記電圧により
   バイアスする回路とを含むマイクロ波半導体装置。