JPS5990131A - Transfer device of direct memory access - Google Patents
Transfer device of direct memory accessInfo
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- JPS5990131A JPS5990131A JP19857482A JP19857482A JPS5990131A JP S5990131 A JPS5990131 A JP S5990131A JP 19857482 A JP19857482 A JP 19857482A JP 19857482 A JP19857482 A JP 19857482A JP S5990131 A JPS5990131 A JP S5990131A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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Abstract
Description
【発明の詳細な説明】
本発明は、16ビツトマイクロプロセツサシステムにお
ける16ピツトメインメモリと、8ビツトデータしか扱
えない入出力装置とのダイレクトメモリアクセス(DM
A)転送装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention provides direct memory access (DM) between a 16-bit main memory in a 16-bit microprocessor system and an input/output device that can only handle 8-bit data.
A) Regarding the transfer device.
従来のマイクロプロセッサシステムは、データバスは8
ビツトで構成されたものが一般的であシ、各種入出力装
置(Ilo)を制御するり、SI等も8ビツトデータを
扱う様に作られているものか多い。この様な従来の8ビ
ツト用LSIを用いて、16ビツトデータバスに接続さ
れている8ビツト用のIloを制御するときには次の様
な欠点があった。I10制御用のLSIは8ビツトデー
タを扱う様になっているのでデータバス16ビツトの内
8ビットにだけ接続される。との為残シの8ビツトデー
タバス上のデータをIloが取シ扱うことができず、メ
インメモリとDI’vlA転送を行なってもIloのつ
ながっていない方のデータバスとはデータのやシとシが
行なえない。Traditional microprocessor systems have 8 data buses.
It is generally made up of 8-bit data, and many control various input/output devices (Ilo), and SI, etc., are designed to handle 8-bit data. When using such a conventional 8-bit LSI to control the 8-bit Ilo connected to the 16-bit data bus, there are the following drawbacks. Since the I10 control LSI handles 8-bit data, it is connected to only 8 bits of the 16-bit data bus. Because of this, Ilo cannot handle the data on the remaining 8-bit data bus, and even if DI'vlA transfer is performed with the main memory, the data bus on the other side of Ilo is not connected. I can't do it.
従って本発明の目的は、16ビツトデータバスのうちの
8ビツトのみに接続されているI10装置に16ビツト
データバスに送出されるすべてのデータを与えることが
できるDMA転送装置を提供することにある。It is therefore an object of the present invention to provide a DMA transfer device capable of providing all the data sent on a 16-bit data bus to an I10 device connected to only 8 bits of the 16-bit data bus. .
本発明によれば、8ビツトごとの2組に分けられた16
ピツトデータバスの各組を相互に接続する切換回路と、
この回路を制御して相互にデータを転送する方向及び接
続する回路の動作を有効にしたシ、無効にしたシする制
御回路とを具備することを特徴とするDMA転送装置が
得られる。According to the present invention, 16 bits are divided into two sets of 8 bits each.
a switching circuit that interconnects each set of pit data buses;
A DMA transfer device is obtained, which is characterized by comprising a control circuit that controls the circuits to enable or disable the direction in which data is mutually transferred and the operation of the connected circuits.
次に本発明の一実施例を示す図面を参照して本発明の詳
細な説明する。第1図において、16ビツトのメモ’J
Mは、下位および上位8ビツトの2組に分割され、それ
ぞれトランシーバ(TR)1、島
トランシーバ2を茹して16 ビットデータバスBus
の下位8ピツ)DO〜D7および上位8ビツトD8〜
D15と接続されている。トランシーバは、メインメモ
リM内部の8ビツトづつ2組のデータを16ビツトデー
タバスBusの上位8ビツトまたは下位8ビツトに接続
する回路である。Next, the present invention will be described in detail with reference to the drawings showing one embodiment of the present invention. In Figure 1, the 16-bit memo 'J
M is divided into two sets of lower and upper 8 bits, and a 16-bit data bus Bus is created by boiling transceiver (TR) 1 and island transceiver 2, respectively.
lower 8 bits) DO~D7 and upper 8 bits D8~
Connected to D15. The transceiver is a circuit that connects two sets of 8-bit data each inside the main memory M to the upper 8 bits or lower 8 bits of the 16-bit data bus Bus.
プロセッサ(図示せず)から与えられるMRD信号は、
メモリMのデータをデータバスに出力するタイミングを
与える信号、Mw’r信号はメモリへデータを書き込む
タイミングを与える信号、DMA信号は、入出力装置1
I / 04とメインメモリMとのDMA(ダイレク
トメモリアクセス)転送を指示する信号である。切換制
御回路5は、トランシーバ3を制御する信号SLT 、
ENBによってトランシーバ3の接続状態を制御する回
路である。The MRD signal given from the processor (not shown) is
The signal that gives the timing to output the data in memory M to the data bus, the Mw'r signal gives the timing to write data to the memory, and the DMA signal is the signal that gives the timing to output the data in the memory M to the data bus.
This is a signal instructing DMA (direct memory access) transfer between I/04 and main memory M. The switching control circuit 5 receives signals SLT, which control the transceiver 3;
This circuit controls the connection state of the transceiver 3 using the ENB.
8ビツトのI10装置4は、16ビツトデータバスBu
sの下位8ビツトに接続されている。The 8-bit I10 device 4 connects to the 16-bit data bus Bu.
Connected to the lower 8 bits of s.
DMA信号が有効のとき、メインメモリMは■104と
のデータ転送と判断し、へ・1几1)、MWT信号の状
態によシメインメモリのデータをデータバスに出力した
9、データバスのデータをメモリに書き込んだシする。When the DMA signal is valid, the main memory M determines that the data is to be transferred with Write the data to memory.
この8ビソトエ104とメモリMとのDMA転送時、切
換制御回路5では、MRDが有効のとき(メモリMから
■104にデータ転送を行なうとき)アドレスバスAO
〜AnのうちAOがit Onか“1″′かによって、
トランシーバ3の転送方向全決定し、8ビツトデータバ
ス相互を接続する。すなわち、第2図に示すように切換
制御回路5では、MRD信号が有効(0)であって、ア
ドレスバスのアドレス線AOがOならばトランシーバ3
の切換動作を無効(ENB信号を1)にする。これによ
って、メモリMの下位8ビツトは、そのままトランシー
バ1を介して16ビツトデータバスBusの下位ピノ)
(DO〜Dr)に出力される。この時のデータの流れを
第3図に示す。またこの時、アドレス線AOの内容が1
ならば、トランシーバ3の切換動作を有効(ENB信号
をO)にし、SLT信号をメモリMからデータバス13
us方向への絖出しモード(1)とする。これによって
メモリMの上位8ビツトがデータバスの下位ビット(D
O−D7)に出力される。この時のデータの流れを第4
図に示す。従って、データバスの下位ピッ) (Do〜
D7)に接続された8ビツト入出力装置4ヘメモIJ
Mの上位および下位8ビット両方のデータ転送が可能で
ある。During DMA transfer between the 8-bit address bus 104 and the memory M, the switching control circuit 5 uses the address bus AO when MRD is valid (when performing data transfer from the memory M to the memory M).
~Depending on whether AO of An is it On or "1"',
The transfer direction of the transceiver 3 is fully determined, and the 8-bit data buses are interconnected. That is, as shown in FIG. 2, in the switching control circuit 5, if the MRD signal is valid (0) and the address line AO of the address bus is O, the transceiver 3
Disable the switching operation (ENB signal to 1). As a result, the lower 8 bits of memory M are transferred directly to the lower pins of the 16-bit data bus Bus via transceiver 1.
(DO~Dr). The flow of data at this time is shown in FIG. Also, at this time, the content of address line AO is 1.
If so, enable the switching operation of transceiver 3 (ENB signal is O), and transfer the SLT signal from memory M to data bus 13.
Set the welding mode (1) in the us direction. As a result, the upper 8 bits of memory M are transferred to the lower bits of the data bus (D
output to O-D7). The flow of data at this time is explained in the fourth section.
As shown in the figure. Therefore, the lower bits of the data bus) (Do~
Memo IJ to 8-bit input/output device 4 connected to D7)
Data transfer of both the upper and lower 8 bits of M is possible.
次に入出力装置4からメモリMへのデータ転送時の動作
を説明する。プロセッサ(図示せず)はこの時、第5図
に示すようにI)MA転送を有効(DMA信号線を1)
にし、書込み信号線MWTを有効(0)にする。アドレ
ス線AOの内容が0ならば、切換制御回路5はこれらの
条件によってトランシーバ3の切換動作を無効(ENB
信号を1)とする。これによって入出力装置4からのデ
ータはメモリMの下位8ビツト側に書込まれる。Next, the operation during data transfer from the input/output device 4 to the memory M will be explained. At this time, the processor (not shown) enables MA transfer (sets the DMA signal line to 1) as shown in FIG.
to enable (0) the write signal line MWT. If the content of the address line AO is 0, the switching control circuit 5 disables the switching operation of the transceiver 3 (ENB
Let the signal be 1). As a result, data from the input/output device 4 is written to the lower 8 bits of the memory M.
この時のデータ流を第6図に示す。またこの時、アドレ
ス線AOの内容が1ならば、切換制御回路5は、トラン
シーバ3の切換動作をENB信号を0にすることによっ
て有効とし、SLT信号をデータバス13usからメモ
リ4方向への書込みモード(0)とする。これによって
入出力装置からのデータは、トランシーバ3を介してメ
モυMの上位ビット側に書込まれる。この時のデータ流
を第7図に示す。従って、データバスの下位ビット(D
o〜D7)に接続された入出力装置4からのデータをメ
モ1.I Mの上位ビット側および下位ピント側の両方
に書込むことが可能となる。The data flow at this time is shown in FIG. At this time, if the content of the address line AO is 1, the switching control circuit 5 enables the switching operation of the transceiver 3 by setting the ENB signal to 0, and writes the SLT signal from the data bus 13us to the memory 4 direction. Set to mode (0). As a result, data from the input/output device is written to the upper bit side of the memory υM via the transceiver 3. The data flow at this time is shown in FIG. Therefore, the lower bits of the data bus (D
o~D7) Data from the input/output device 4 connected to the memo 1. It becomes possible to write to both the upper bit side and the lower focus side of IM.
本発明は以上説明したように、8ビツト構成の入出力装
置の8ビツトデータ線を16ビツト構成のメモリの上位
および下位ビットに接続する切換回路およびその制御回
路を有することによって、16ビツト構成のシステムと
8ビツト構成の入出力装置との間のI)MA転送を可能
とする効果がちる。As explained above, the present invention has a switching circuit that connects the 8-bit data line of an 8-bit configured input/output device to the upper and lower bits of a 16-bit configured memory, and its control circuit. This has the effect of enabling I) MA transfer between the system and an input/output device with an 8-bit configuration.
第1図は、本発明によるDMA転送装置の一実施例を示
す図、第2図はメモリの読出し時の各信号線の状態を示
す図、第3図、第4図はメモリの読出し時のデータ流を
示す図、第5図はメモリへの書込み時の各信号線の状態
を示す図、第6図、第7図はその時のデータ流を示す図
である。
1.2・・・・・・トランシーバ、3 ・・・・・デー
タ流切換用トランンーバ、4・・・・・・8ビツト入出
力装置、5・・・・・・切換制御回路、M・・・・・1
6ビツトメインメモIJ、Bus ・・・・・・16ビ
ツトデータバス、AO〜An・・・・・・アドレス線。
βαS
第 1図
pθ〜p7
佑3区
第5図
佑乙図
9o−D’7
浜り図FIG. 1 is a diagram showing an embodiment of a DMA transfer device according to the present invention, FIG. 2 is a diagram showing the states of each signal line when reading from the memory, and FIGS. 3 and 4 are diagrams showing the state of each signal line when reading from the memory. FIG. 5 is a diagram showing the state of each signal line at the time of writing to the memory, and FIGS. 6 and 7 are diagrams showing the data flow at that time. 1.2... Transceiver, 3... Transmitter for data flow switching, 4... 8-bit input/output device, 5... Switching control circuit, M... ...1
6-bit main memory IJ, Bus...16-bit data bus, AO to An...address lines. βαS Figure 1 pθ~p7 Yu3 Ward Figure 5 Yuotsu Figure 9o-D'7 Beach Map
Claims (1)
る16ビツトマイクロプロセツサシステムにおいて、前
記メインメモリの上位8ビツトを前記データバスの上位
8ビツトと接続する第一のバスと、前記メインメモリの
下位8ビツトを前記データバスの下位8ビツトに接続す
る第二のバスと、前記第一のバスと前記第二のバス間の
データ転送を相互に接続する手段と、前記16ビツトマ
イクロプロセツサからの制御信号によって前記手段の接
続状態およびデータ流方向を制御する手段とを具備する
ことを特徴とするダイレクトメモリアクセス転送装置。In a 16-bit microprocessor system having a 16-bit main memory and a data bus, a first bus connects the upper 8 bits of the main memory to the upper 8 bits of the data bus, and a first bus connects the upper 8 bits of the main memory to the upper 8 bits of the data bus; means for interconnecting data transfer between the first bus and the second bus; and a control signal from the 16-bit microprocessor. A direct memory access transfer device comprising: means for controlling the connection state and data flow direction of said means.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19857482A JPS5990131A (en) | 1982-11-12 | 1982-11-12 | Transfer device of direct memory access |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19857482A JPS5990131A (en) | 1982-11-12 | 1982-11-12 | Transfer device of direct memory access |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5990131A true JPS5990131A (en) | 1984-05-24 |
Family
ID=16393436
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19857482A Pending JPS5990131A (en) | 1982-11-12 | 1982-11-12 | Transfer device of direct memory access |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5990131A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6398758A (en) * | 1986-10-16 | 1988-04-30 | Fujitsu Ltd | Dma controller |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5195740A (en) * | 1975-02-20 | 1976-08-21 | Chokusetsumemori akusesuseigyohoshiki | |
JPS52117536A (en) * | 1976-03-30 | 1977-10-03 | Panafacom Ltd | Data processor |
JPS5563423A (en) * | 1978-11-08 | 1980-05-13 | Toshiba Corp | Data transfer system |
JPS5779551A (en) * | 1980-11-06 | 1982-05-18 | Nec Corp | Information transfer device |
-
1982
- 1982-11-12 JP JP19857482A patent/JPS5990131A/en active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS5195740A (en) * | 1975-02-20 | 1976-08-21 | Chokusetsumemori akusesuseigyohoshiki | |
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JPS6398758A (en) * | 1986-10-16 | 1988-04-30 | Fujitsu Ltd | Dma controller |
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