JPS5988796A - Signal generator - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 本発明は、記憶装置に書き込まれたデータの内容を、音
声等のピッチ信号に応じて読み出すようにした信号発生
装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a signal generating device that reads out the contents of data written in a storage device in accordance with a pitch signal such as voice.

本出願人は、先に、この種の装置として、第１図に示す
ものを出願した。図において、ピッチ抽出回路１によシ
、周波数ｊｐなるパルス列が出力されるとともに、パル
ス発振器５によシ、周波数ｆｇなるパルス列が出力され
る。前記ｊｐを遅延回路２に入力し、時間ｔで遅らせて
、カウンタ３のクリア入力とする。前記ｆｇを分周比Ｍ
の分周回路４に入力し、周波数を１ｇ７Ｍ　としたのち
、カウンタ３に入力することにより、前記ｆｇ／Ｍをピ
ッチパルス周期１／ｆｐ毎にカウントとともに、前記ピ
ッチ抽出回路１によシ出力された周波数ｆｐなるパルス
列が、前記ラッチ６にクロック入力され、前記カウント
数Ｎが一時保持される。The present applicant previously filed an application for a device of this type as shown in FIG. In the figure, the pitch extraction circuit 1 outputs a pulse train with a frequency jp, and the pulse oscillator 5 outputs a pulse train with a frequency fg. The above jp is input to the delay circuit 2, delayed by a time t, and is used as a clear input to the counter 3. The fg is divided by the frequency division ratio M
By inputting the fg/M into the frequency dividing circuit 4 and setting the frequency to 1g7M, and then inputting it into the counter 3, the fg/M is counted every pitch pulse period of 1/fp and outputted to the pitch extraction circuit 1. A pulse train having a frequency fp is clocked into the latch 6, and the count number N is temporarily held.

さらに、前記カウント数Ｎが前記ラッチから出力された
のち、分周回路７に入力され、分周比をＮとするととも
に、前記パルス発振器５から出力された周波数ｆｇなる
パルス列を分周比Ｎなる分周回路７に入力し、前記分周
回路７から周波数ｆｇ／Ｎ、即ち、周波数Ｍ−ｆｐ々る
パルス列を出力する。前記分周回路７から出力された前
記パルス列１ｄ、カウンタ８に入力され、記憶装置９の
アドレス信号として出力され、ＲＯＭ、ＲＡＭ等により
なる記憶装Ｒ９には、データとして各種波形の一定周期
が書きこまれてお一す、記憶装置ｔ　９の内容を、基本
ピッチｊｐと同じ繰シ返し周期で出力し、デジタルアナ
ログコンバータ１０（以後、Ｄ／Ａ変換器と称す）とロ
ーパスフィルタ１１（以後、ＬＰＦと称す）を介して、
アナログ信号を出力する。Furthermore, after the count number N is output from the latch, it is input to the frequency divider circuit 7, where the frequency division ratio is set to N, and the pulse train having the frequency fg output from the pulse oscillator 5 is divided to the frequency division ratio N. The frequency dividing circuit 7 outputs a pulse train having a frequency fg/N, that is, a frequency M−fp. The pulse train 1d output from the frequency dividing circuit 7 is input to the counter 8 and output as an address signal to the storage device 9, and constant cycles of various waveforms are written as data in the storage device R9, which is made up of ROM, RAM, etc. Once again, the contents of the storage device t9 are output at the same repeating period as the basic pitch jp, and the digital-to-analog converter 10 (hereinafter referred to as a D/A converter) and the low-pass filter 11 (hereinafter referred to as (referred to as LPF),
Outputs an analog signal.

伺、カウンタ３け前記ラッチ６でラッチされた後、クリ
アされ、次の入力データを待つ。After the counter 3 is latched by the latch 6, it is cleared and waits for the next input data.

れているので、周期性のない入力または小レベル入力に
より、ピッチ抽出回路が誤動作を起こすと、誤ったピッ
チ信号に対応した信号が出力されるなどの欠点があった
。Therefore, if the pitch extraction circuit malfunctions due to non-periodic input or low-level input, there is a drawback that a signal corresponding to an incorrect pitch signal is output.

本発明は、上記の点に鑑みてなされたもので、ピッチ抽
出回路が誤動作すると、ピッチ信号が急激に変化すると
いう性質を利用して、カウンタでカウントされたピッチ
周期と１ピツチ前の周期を比較し、その差が小さい時の
み、正しいピッチであると処理することＫより、ピッチ
抽出回路の誤動作が出力に影響しない信号発生装置を提
供することを目的とする。The present invention has been made in view of the above points, and utilizes the property that the pitch signal changes rapidly when the pitch extraction circuit malfunctions to calculate the pitch period counted by the counter and the period one pitch before. It is an object of the present invention to provide a signal generating device in which a malfunction of a pitch extracting circuit does not affect the output by comparing the signals and processing the pitch as the correct pitch only when the difference is small.

以下、本発明の実施例を、第２図に基づいて説、明する
。ピッチ抽出回路１から出力された周波数ｆｐなるパル
ス列は、遅延回路２，１２に入力され、遅延された後、
ワンショットマルチバイフレーク１３に入力され、前記
パルス列は一定幅のパルスに成形される。Hereinafter, embodiments of the present invention will be described and explained based on FIG. The pulse train of frequency fp output from the pitch extraction circuit 1 is input to the delay circuits 2 and 12, and after being delayed,
The pulse train is input to the one-shot multi-by-flake 13 and shaped into pulses of a constant width.

さらに、前記ワンショットマルチバイブレータ１３から
出力されたワンショットパルスをカウンタ３のクリア入
力とする。Furthermore, the one-shot pulse output from the one-shot multivibrator 13 is used as a clear input to the counter 3.

パルス発振器５で出力された周波数ｆｇなるパルス列は
、Ｍ分周回路４に入力され、周波数ｆｇ／Ｍなるパルス
列を出力し、カウンタ３に入力することにより、前記周
波数ｆｇ／Ｍのパルスを周期１／ｆｐ毎にカウントする
。The pulse train with a frequency fg outputted by the pulse oscillator 5 is input to the M frequency divider circuit 4, which outputs a pulse train with a frequency fg/M, which is input to the counter 3, whereby the pulses with the frequency fg/M are divided into periods 1. Count every /fp.

遅延回路２の出力を入力とするワンショットマルチバイ
ブレータ１４の出力が、ラッチ１６のクロックに入力さ
れ、前記出力Ｎはラッチ１６に一時保持される。The output of the one-shot multivibrator 14, which receives the output of the delay circuit 2, is input to the clock of the latch 16, and the output N is temporarily held in the latch 16.

さらに、前記ラッチ１６から出力された前記出力Ｎは、
ラッチ６で一時保持され、その出力は分周回路７に入力
され、分周比をＮとするとともに、パルス発振器５から
出力された周波数ｆｇなるパルス列は、前記分周回路７
に入力され、前記分周回路７から周波数＃ｆｐなるパル
ス列が出力される。Furthermore, the output N output from the latch 16 is
The latch 6 temporarily holds the output, and the output thereof is input to the frequency dividing circuit 7 to set the frequency division ratio to N. The pulse train having the frequency fg output from the pulse oscillator 5 is input to the frequency dividing circuit 7.
The frequency dividing circuit 7 outputs a pulse train having a frequency #fp.

−２−小μ　庁＊ふ闇祥ｒ卯惜装置９、Ｄ／Ａ変換器１
．０．啓らにＬＰＦ’ｌｌを介して、アナログ信号が出
力される。-2-Smallμ Agency*Fuyami Sho rUgai device 9, D/A converter 1
．． 0. An analog signal is output via the LPF'll.

ここで、第３図に示すように、ピッチ抽出回路１が誤動
作した場合、前記出力Ｎは瞬間的に変化しＮ。となる。Here, as shown in FIG. 3, if the pitch extraction circuit 1 malfunctions, the output N changes instantaneously. becomes.

そして、カウンタ３のカウンタ値と１ピツチ前のカウン
ト値、つまり、ラッチ１６の出力との各々上位数ビット
をＥＸ−ＯＲ回路１７で比較し、各ビットが違う値のと
き、ＥＸ−ＯＲ回路１７の出力けＨ１同じ値のとき、出
力はＬとなるので、少なくとも１つのビットが違ってい
れば、ＥＸ−ＯＲ回路１７の出力は、すべてがＬとなら
ない。Then, the EX-OR circuit 17 compares the high-order bits of the counter value of the counter 3 and the count value one pitch before, that is, the output of the latch 16, and when each bit has a different value, the EX-OR circuit 17 When the outputs of H1 and H1 have the same value, the output becomes L. Therefore, if at least one bit is different, the outputs of the EX-OR circuit 17 will not all become L.

従って、ゲート回路１８内のＮＯＲ回路１８ａの出力は
Ｌとなり、ＡＮＤ回路１８ｂ　の出力はＬであるため、
ラッチ６のクロックけＬの状態となる。そこで、ラッチ
６のデータは更新されず、出力周波数は変化しない。Therefore, the output of the NOR circuit 18a in the gate circuit 18 is L, and the output of the AND circuit 18b is L, so
The clock of latch 6 is in the L state. Therefore, the data in latch 6 is not updated and the output frequency remains unchanged.

尚、カウンタ３の出力データの時間的変化量を比較して
いるので、順番として、先ず、ラッチ６でラッチされ、
次に１遅延回路２を介してラッチ１６でラッチされ、そ
の後、遅延回路１２を介して、カウンタ３がクリアされ
るようになっている。Note that since we are comparing the amount of change over time in the output data of the counter 3, the data is latched by the latch 6 first,
Next, the signal is latched by the latch 16 via the 1-delay circuit 2, and then the counter 3 is cleared via the delay circuit 12.

本発明は、以上のように、カウンタ出力データと１ピツ
チ前のカウンタ出力データとの各々上位数ビットを比較
し、ピットパターンが合致した時のみ、ラッチ９のデー
タがラッチ１０へ転送され、Ｎ分周回路に入力されるよ
うにしだので、２ピッチ以上同じデータの場合、正しい
ピッチであると判断することにより、ピッチ抽出回路の
誤動作により生ずる不快音を消去できる。As described above, the present invention compares the high order bits of each of the counter output data and the counter output data one pitch before, and only when the pit patterns match, the data in the latch 9 is transferred to the latch 10, and the data in the latch 9 is transferred to the latch 10. Since the data is input to the frequency dividing circuit, if the data is the same for two or more pitches, it is determined that the pitch is correct, thereby eliminating unpleasant sounds caused by malfunction of the pitch extracting circuit.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来の信号発生装置Ｗを示す図、第２図は本発
明の一実施例を示す図、第３図は本発明の詳細な説明す
るための図である。 １・・・ピッチ抽出回路　　　２，１２・・・遅延回路
３．８・−・カウンタ　　　　４・・・Ｍ分周回路計・
・パルス発振器　　　　６，１６・・・ラッチ７・・・
分周回路　　９・・・記憶装置　　１０・・・Ｄ／Ａ変
換器１７・・・ＥＸ−ＯＲ回路　　１８・・・ゲート回
路１８ａ−・ＮＯＲ回路　　　１８ｂ・　ＡＮＤ回路特
許出願人　　　パイオニア株式会社FIG. 1 is a diagram showing a conventional signal generator W, FIG. 2 is a diagram showing an embodiment of the present invention, and FIG. 3 is a diagram for explaining the present invention in detail. 1... Pitch extraction circuit 2, 12... Delay circuit 3.8... Counter 4... M frequency divider circuit meter
・Pulse oscillator 6, 16...Latch 7...
Frequency dividing circuit 9...Storage device 10...D/A converter 17...EX-OR circuit 18...Gate circuit 18a-/NOR circuit 18b/AND circuit Patent applicant Pioneer Corporation

Claims (1)

【特許請求の範囲】[Claims] 第１および第２のパルス列を発生する発生手段と、入力
信号の１周期間における第１のノくルス列のパルス数を
カウントする第１の計数器と、前記計数器の計数値を分
周比とするとともに、前記第２のパルス列を入力とする
分周器と、前記分周器の出力パルスをカウントする第２
の計数器と、前記第２の計数器の出力をアドレス信号と
する記憶装置と、前記記憶装置の出力をアナログ信号に
変換するデジタル−アナログ変換手段と前記第１の計数
器の出力データをラッチする第１および第２のラッチと
、前記第１の計数器の出力データと第１のラッチの出力
データとを比較する比較回路と、その比較結果に応じて
、前記第２のラッチのクロック入力を制御する制御回路
とを備え、前記第１のパルス列に対する＠２のパルス列
の周波数比を、前記記憶装置に記憶されたデータのワー
ド数と等しくするとともに、第１のパルス発生手段に生
じる誤動作が出力に影響しないようにした信号発生装置generating means for generating first and second pulse trains; a first counter for counting the number of pulses of the first pulse train during one cycle of the input signal; and a frequency division of the count value of the counter. a frequency divider that receives the second pulse train as an input, and a second frequency divider that counts output pulses of the frequency divider.
a counter, a storage device that uses the output of the second counter as an address signal, digital-to-analog conversion means that converts the output of the storage device into an analog signal, and latches the output data of the first counter. a comparison circuit that compares the output data of the first counter and the output data of the first latch, and a clock input of the second latch according to the comparison result. and a control circuit for controlling the frequency ratio of the @2 pulse train to the first pulse train to be equal to the number of words of data stored in the storage device, and to prevent malfunctions occurring in the first pulse generating means. Signal generator that does not affect output