JPS5988796A - Signal generator - Google Patents
Signal generatorInfo
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- JPS5988796A JPS5988796A JP57199995A JP19999582A JPS5988796A JP S5988796 A JPS5988796 A JP S5988796A JP 57199995 A JP57199995 A JP 57199995A JP 19999582 A JP19999582 A JP 19999582A JP S5988796 A JPS5988796 A JP S5988796A
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- counter
- frequency
- pulse train
- circuit
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- 230000007257 malfunction Effects 0.000 claims description 6
- 238000006243 chemical reaction Methods 0.000 claims 1
- 239000011295 pitch Substances 0.000 description 22
- 238000000605 extraction Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 1
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- Electrophonic Musical Instruments (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
本発明は、記憶装置に書き込まれたデータの内容を、音
声等のピッチ信号に応じて読み出すようにした信号発生
装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a signal generating device that reads out the contents of data written in a storage device in accordance with a pitch signal such as voice.
本出願人は、先に、この種の装置として、第1図に示す
ものを出願した。図において、ピッチ抽出回路1によシ
、周波数jpなるパルス列が出力されるとともに、パル
ス発振器5によシ、周波数fgなるパルス列が出力され
る。前記jpを遅延回路2に入力し、時間tで遅らせて
、カウンタ3のクリア入力とする。前記fgを分周比M
の分周回路4に入力し、周波数を1g7M としたのち
、カウンタ3に入力することにより、前記fg/Mをピ
ッチパルス周期1/fp毎にカウントとともに、前記ピ
ッチ抽出回路1によシ出力された周波数fpなるパルス
列が、前記ラッチ6にクロック入力され、前記カウント
数Nが一時保持される。The present applicant previously filed an application for a device of this type as shown in FIG. In the figure, the pitch extraction circuit 1 outputs a pulse train with a frequency jp, and the pulse oscillator 5 outputs a pulse train with a frequency fg. The above jp is input to the delay circuit 2, delayed by a time t, and is used as a clear input to the counter 3. The fg is divided by the frequency division ratio M
By inputting the fg/M into the frequency dividing circuit 4 and setting the frequency to 1g7M, and then inputting it into the counter 3, the fg/M is counted every pitch pulse period of 1/fp and outputted to the pitch extraction circuit 1. A pulse train having a frequency fp is clocked into the latch 6, and the count number N is temporarily held.
さらに、前記カウント数Nが前記ラッチから出力された
のち、分周回路7に入力され、分周比をNとするととも
に、前記パルス発振器5から出力された周波数fgなる
パルス列を分周比Nなる分周回路7に入力し、前記分周
回路7から周波数fg/N、即ち、周波数M−fp々る
パルス列を出力する。前記分周回路7から出力された前
記パルス列1d、カウンタ8に入力され、記憶装置9の
アドレス信号として出力され、ROM、RAM等により
なる記憶装R9には、データとして各種波形の一定周期
が書きこまれてお一す、記憶装置t 9の内容を、基本
ピッチjpと同じ繰シ返し周期で出力し、デジタルアナ
ログコンバータ10(以後、D/A変換器と称す)とロ
ーパスフィルタ11(以後、LPFと称す)を介して、
アナログ信号を出力する。Furthermore, after the count number N is output from the latch, it is input to the frequency divider circuit 7, where the frequency division ratio is set to N, and the pulse train having the frequency fg output from the pulse oscillator 5 is divided to the frequency division ratio N. The frequency dividing circuit 7 outputs a pulse train having a frequency fg/N, that is, a frequency M−fp. The pulse train 1d output from the frequency dividing circuit 7 is input to the counter 8 and output as an address signal to the storage device 9, and constant cycles of various waveforms are written as data in the storage device R9, which is made up of ROM, RAM, etc. Once again, the contents of the storage device t9 are output at the same repeating period as the basic pitch jp, and the digital-to-analog converter 10 (hereinafter referred to as a D/A converter) and the low-pass filter 11 (hereinafter referred to as (referred to as LPF),
Outputs an analog signal.
伺、カウンタ3け前記ラッチ6でラッチされた後、クリ
アされ、次の入力データを待つ。After the counter 3 is latched by the latch 6, it is cleared and waits for the next input data.
れているので、周期性のない入力または小レベル入力に
より、ピッチ抽出回路が誤動作を起こすと、誤ったピッ
チ信号に対応した信号が出力されるなどの欠点があった
。Therefore, if the pitch extraction circuit malfunctions due to non-periodic input or low-level input, there is a drawback that a signal corresponding to an incorrect pitch signal is output.
本発明は、上記の点に鑑みてなされたもので、ピッチ抽
出回路が誤動作すると、ピッチ信号が急激に変化すると
いう性質を利用して、カウンタでカウントされたピッチ
周期と1ピツチ前の周期を比較し、その差が小さい時の
み、正しいピッチであると処理することKより、ピッチ
抽出回路の誤動作が出力に影響しない信号発生装置を提
供することを目的とする。The present invention has been made in view of the above points, and utilizes the property that the pitch signal changes rapidly when the pitch extraction circuit malfunctions to calculate the pitch period counted by the counter and the period one pitch before. It is an object of the present invention to provide a signal generating device in which a malfunction of a pitch extracting circuit does not affect the output by comparing the signals and processing the pitch as the correct pitch only when the difference is small.
以下、本発明の実施例を、第2図に基づいて説、明する
。ピッチ抽出回路1から出力された周波数fpなるパル
ス列は、遅延回路2,12に入力され、遅延された後、
ワンショットマルチバイフレーク13に入力され、前記
パルス列は一定幅のパルスに成形される。Hereinafter, embodiments of the present invention will be described and explained based on FIG. The pulse train of frequency fp output from the pitch extraction circuit 1 is input to the delay circuits 2 and 12, and after being delayed,
The pulse train is input to the one-shot multi-by-flake 13 and shaped into pulses of a constant width.
さらに、前記ワンショットマルチバイブレータ13から
出力されたワンショットパルスをカウンタ3のクリア入
力とする。Furthermore, the one-shot pulse output from the one-shot multivibrator 13 is used as a clear input to the counter 3.
パルス発振器5で出力された周波数fgなるパルス列は
、M分周回路4に入力され、周波数fg/Mなるパルス
列を出力し、カウンタ3に入力することにより、前記周
波数fg/Mのパルスを周期1/fp毎にカウントする
。The pulse train with a frequency fg outputted by the pulse oscillator 5 is input to the M frequency divider circuit 4, which outputs a pulse train with a frequency fg/M, which is input to the counter 3, whereby the pulses with the frequency fg/M are divided into periods 1. Count every /fp.
遅延回路2の出力を入力とするワンショットマルチバイ
ブレータ14の出力が、ラッチ16のクロックに入力さ
れ、前記出力Nはラッチ16に一時保持される。The output of the one-shot multivibrator 14, which receives the output of the delay circuit 2, is input to the clock of the latch 16, and the output N is temporarily held in the latch 16.
さらに、前記ラッチ16から出力された前記出力Nは、
ラッチ6で一時保持され、その出力は分周回路7に入力
され、分周比をNとするとともに、パルス発振器5から
出力された周波数fgなるパルス列は、前記分周回路7
に入力され、前記分周回路7から周波数#fpなるパル
ス列が出力される。Furthermore, the output N output from the latch 16 is
The latch 6 temporarily holds the output, and the output thereof is input to the frequency dividing circuit 7 to set the frequency division ratio to N. The pulse train having the frequency fg output from the pulse oscillator 5 is input to the frequency dividing circuit 7.
The frequency dividing circuit 7 outputs a pulse train having a frequency #fp.
−2−小μ 庁*ふ闇祥r卯惜装置9、D/A変換器1
.0.啓らにLPF’llを介して、アナログ信号が出
力される。-2-Smallμ Agency*Fuyami Sho rUgai device 9, D/A converter 1
.. 0. An analog signal is output via the LPF'll.
ここで、第3図に示すように、ピッチ抽出回路1が誤動
作した場合、前記出力Nは瞬間的に変化しN。となる。Here, as shown in FIG. 3, if the pitch extraction circuit 1 malfunctions, the output N changes instantaneously. becomes.
そして、カウンタ3のカウンタ値と1ピツチ前のカウン
ト値、つまり、ラッチ16の出力との各々上位数ビット
をEX−OR回路17で比較し、各ビットが違う値のと
き、EX−OR回路17の出力けH1同じ値のとき、出
力はLとなるので、少なくとも1つのビットが違ってい
れば、EX−OR回路17の出力は、すべてがLとなら
ない。Then, the EX-OR circuit 17 compares the high-order bits of the counter value of the counter 3 and the count value one pitch before, that is, the output of the latch 16, and when each bit has a different value, the EX-OR circuit 17 When the outputs of H1 and H1 have the same value, the output becomes L. Therefore, if at least one bit is different, the outputs of the EX-OR circuit 17 will not all become L.
従って、ゲート回路18内のNOR回路18aの出力は
Lとなり、AND回路18b の出力はLであるため、
ラッチ6のクロックけLの状態となる。そこで、ラッチ
6のデータは更新されず、出力周波数は変化しない。Therefore, the output of the NOR circuit 18a in the gate circuit 18 is L, and the output of the AND circuit 18b is L, so
The clock of latch 6 is in the L state. Therefore, the data in latch 6 is not updated and the output frequency remains unchanged.
尚、カウンタ3の出力データの時間的変化量を比較して
いるので、順番として、先ず、ラッチ6でラッチされ、
次に1遅延回路2を介してラッチ16でラッチされ、そ
の後、遅延回路12を介して、カウンタ3がクリアされ
るようになっている。Note that since we are comparing the amount of change over time in the output data of the counter 3, the data is latched by the latch 6 first,
Next, the signal is latched by the latch 16 via the 1-delay circuit 2, and then the counter 3 is cleared via the delay circuit 12.
本発明は、以上のように、カウンタ出力データと1ピツ
チ前のカウンタ出力データとの各々上位数ビットを比較
し、ピットパターンが合致した時のみ、ラッチ9のデー
タがラッチ10へ転送され、N分周回路に入力されるよ
うにしだので、2ピッチ以上同じデータの場合、正しい
ピッチであると判断することにより、ピッチ抽出回路の
誤動作により生ずる不快音を消去できる。As described above, the present invention compares the high order bits of each of the counter output data and the counter output data one pitch before, and only when the pit patterns match, the data in the latch 9 is transferred to the latch 10, and the data in the latch 9 is transferred to the latch 10. Since the data is input to the frequency dividing circuit, if the data is the same for two or more pitches, it is determined that the pitch is correct, thereby eliminating unpleasant sounds caused by malfunction of the pitch extracting circuit.
第1図は従来の信号発生装置Wを示す図、第2図は本発
明の一実施例を示す図、第3図は本発明の詳細な説明す
るための図である。
1・・・ピッチ抽出回路 2,12・・・遅延回路
3.8・−・カウンタ 4・・・M分周回路計・
・パルス発振器 6,16・・・ラッチ7・・・
分周回路 9・・・記憶装置 10・・・D/A変
換器17・・・EX−OR回路 18・・・ゲート回
路18a−・NOR回路 18b・ AND回路特
許出願人 パイオニア株式会社FIG. 1 is a diagram showing a conventional signal generator W, FIG. 2 is a diagram showing an embodiment of the present invention, and FIG. 3 is a diagram for explaining the present invention in detail. 1... Pitch extraction circuit 2, 12... Delay circuit 3.8... Counter 4... M frequency divider circuit meter
・Pulse oscillator 6, 16...Latch 7...
Frequency dividing circuit 9...Storage device 10...D/A converter 17...EX-OR circuit 18...Gate circuit 18a-/NOR circuit 18b/AND circuit Patent applicant Pioneer Corporation
Claims (1)
信号の1周期間における第1のノくルス列のパルス数を
カウントする第1の計数器と、前記計数器の計数値を分
周比とするとともに、前記第2のパルス列を入力とする
分周器と、前記分周器の出力パルスをカウントする第2
の計数器と、前記第2の計数器の出力をアドレス信号と
する記憶装置と、前記記憶装置の出力をアナログ信号に
変換するデジタル−アナログ変換手段と前記第1の計数
器の出力データをラッチする第1および第2のラッチと
、前記第1の計数器の出力データと第1のラッチの出力
データとを比較する比較回路と、その比較結果に応じて
、前記第2のラッチのクロック入力を制御する制御回路
とを備え、前記第1のパルス列に対する@2のパルス列
の周波数比を、前記記憶装置に記憶されたデータのワー
ド数と等しくするとともに、第1のパルス発生手段に生
じる誤動作が出力に影響しないようにした信号発生装置generating means for generating first and second pulse trains; a first counter for counting the number of pulses of the first pulse train during one cycle of the input signal; and a frequency division of the count value of the counter. a frequency divider that receives the second pulse train as an input, and a second frequency divider that counts output pulses of the frequency divider.
a counter, a storage device that uses the output of the second counter as an address signal, digital-to-analog conversion means that converts the output of the storage device into an analog signal, and latches the output data of the first counter. a comparison circuit that compares the output data of the first counter and the output data of the first latch, and a clock input of the second latch according to the comparison result. and a control circuit for controlling the frequency ratio of the @2 pulse train to the first pulse train to be equal to the number of words of data stored in the storage device, and to prevent malfunctions occurring in the first pulse generating means. Signal generator that does not affect output
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57199995A JPS5988796A (en) | 1982-11-15 | 1982-11-15 | Signal generator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57199995A JPS5988796A (en) | 1982-11-15 | 1982-11-15 | Signal generator |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5988796A true JPS5988796A (en) | 1984-05-22 |
Family
ID=16417042
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57199995A Pending JPS5988796A (en) | 1982-11-15 | 1982-11-15 | Signal generator |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5988796A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02154298A (en) * | 1988-12-07 | 1990-06-13 | Casio Comput Co Ltd | Electronic musical instrument |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54146567A (en) * | 1978-05-09 | 1979-11-15 | Nippon Gakki Seizo Kk | Frequency-voltage converter circuit |
JPS55159495A (en) * | 1979-05-31 | 1980-12-11 | Nippon Musical Instruments Mfg | Musical sound input type electronic musical instrument |
-
1982
- 1982-11-15 JP JP57199995A patent/JPS5988796A/en active Pending
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JP2858313B2 (en) * | 1988-12-07 | 1999-02-17 | カシオ計算機株式会社 | Pitch information generation device |
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