JPH0375850A - メモリアクセス処理装置 - Google Patents
メモリアクセス処理装置Info
- Publication number
- JPH0375850A JPH0375850A JP1212214A JP21221489A JPH0375850A JP H0375850 A JPH0375850 A JP H0375850A JP 1212214 A JP1212214 A JP 1212214A JP 21221489 A JP21221489 A JP 21221489A JP H0375850 A JPH0375850 A JP H0375850A
- Authority
- JP
- Japan
- Prior art keywords
- address
- array
- processing
- request
- address array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 15
- 125000004122 cyclic group Chemical group 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract 1
- 238000006731 degradation reaction Methods 0.000 abstract 1
- GVBNSPFBYXGREE-UHFFFAOYSA-N Visnadine Natural products C1=CC(=O)OC2=C1C=CC1=C2C(OC(C)=O)C(OC(=O)C(C)CC)C(C)(C)O1 GVBNSPFBYXGREE-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、スワップ方式のキャッシュメモリを内部に備
えたメモリアクセス処理装置に関する。
えたメモリアクセス処理装置に関する。
従来、スワップ方式のキャッシュメモリを内部に備えた
この種のメモリアクセス処理装置においてはメモリアク
セスの処理はずぺてキャッシュ内て行なうため、要求元
からの書込み指定に対してもキャッシュ内のみに書込み
を行なうたけて主記憶装置に書込みを行なわない。した
がって、通常状態ではキャッシュの内容と主記憶装置の
内容は不一致であるため新たなアクセスによってキャッ
シュの内容が塗り換えられる時にキャッシュの内容を主
記憶装置へ書き戻して一致性を保証している。この時キ
ャッシュの内容が書き換えられたかどうかを示す情報、
すなわちＭビットを持ち、これか書き換えを示していた
時にのみ主記憶装置への書込みを行なうようにしてむた
なメモリアクセスを出さないように制御されている。こ
のため、要求元からの書込み要求に対して対応するアド
レスの内容がキャッシュに存在した場合にはそのＭビッ
トが書き換えを示しているかどうかを調べ、書き換えを
示していなかったら新たに書き換えを示すように書込ま
なければならない（この処理をＭビットの登録と呼ぶ）
。
この種のメモリアクセス処理装置においてはメモリアク
セスの処理はずぺてキャッシュ内て行なうため、要求元
からの書込み指定に対してもキャッシュ内のみに書込み
を行なうたけて主記憶装置に書込みを行なわない。した
がって、通常状態ではキャッシュの内容と主記憶装置の
内容は不一致であるため新たなアクセスによってキャッ
シュの内容が塗り換えられる時にキャッシュの内容を主
記憶装置へ書き戻して一致性を保証している。この時キ
ャッシュの内容が書き換えられたかどうかを示す情報、
すなわちＭビットを持ち、これか書き換えを示していた
時にのみ主記憶装置への書込みを行なうようにしてむた
なメモリアクセスを出さないように制御されている。こ
のため、要求元からの書込み要求に対して対応するアド
レスの内容がキャッシュに存在した場合にはそのＭビッ
トが書き換えを示しているかどうかを調べ、書き換えを
示していなかったら新たに書き換えを示すように書込ま
なければならない（この処理をＭビットの登録と呼ぶ）
。
このような処理は入出力装置または演算処理装置からの
連続したメモリアクセスの要求を一連のレジスタで持ち
回り連続的に処理し、その処ＪＴｐが一回のパイプライ
ンの流れのなかで終了しなかった場合にはパイプライン
のはじめに戻って再び同じパイプラインの流れの中で処
理を行なうような循環的なバイブライン構成の処理装置
においては連のパイプラインの一回の処理では不可能で
あるため、−度バイブラインのはじめに戻って夕、ｌｐ
ｌ［１の処理で書込みを行なっている。このとき従来の
装置では、要求元からのアクセス要求かあってもＭビッ
トの書込みを優先させるように制御されていて、要求元
の処理を待たずように制御されていた。
連続したメモリアクセスの要求を一連のレジスタで持ち
回り連続的に処理し、その処ＪＴｐが一回のパイプライ
ンの流れのなかで終了しなかった場合にはパイプライン
のはじめに戻って再び同じパイプラインの流れの中で処
理を行なうような循環的なバイブライン構成の処理装置
においては連のパイプラインの一回の処理では不可能で
あるため、−度バイブラインのはじめに戻って夕、ｌｐ
ｌ［１の処理で書込みを行なっている。このとき従来の
装置では、要求元からのアクセス要求かあってもＭビッ
トの書込みを優先させるように制御されていて、要求元
の処理を待たずように制御されていた。
上述した従来の方式は、Ｍヒツトの書込みを優先させて
いるため、要求元からの要求かＭヒラ）・の書込みに重
なった時は要求元の処理が待たされてしまい性能が低下
するという欠点かある。
いるため、要求元からの要求かＭヒラ）・の書込みに重
なった時は要求元の処理が待たされてしまい性能が低下
するという欠点かある。
（問題点を解決するための手段）
本発明は、入出力装置または演算処理装置と主記憶装置
に接続され主記憶装置の内容の一部の写しを保持するデ
ータアレイとデータアレイの内容か主記憶袋（４士のど
の部分に対応するかを示す情報と、その情報か書き換え
られたかどうかを示す情報を表すＭヒツトとを保持する
アドレスアレイを有し、入出力装置または演算処理装置
からのメモリアクセスの要求がデータアレイ内で処理可
能な場合にはその要求が書込み読出しにかかわらずデー
タアレイ内でのみ処理するようなスワップ方式のキャッ
シュを訂し、入出力装置または［ｊｉ算処理装置からの
連続したメモリアクセスの要求を辿のレジスタで持ち回
り連続的に処理し、その処理が一回のパイプラインの流
れのなかで終了しなかった場合にはパイプラインのはじ
めに戻って再び同しパイプラインの流れの中で処理を行
なうような循環的なパイプライン構成のメモリアクセス
処理装置に、！５いて、アドレスアレイのＭヒツトを登
録するためのアドレスを保持するアドレス記憶。
に接続され主記憶装置の内容の一部の写しを保持するデ
ータアレイとデータアレイの内容か主記憶袋（４士のど
の部分に対応するかを示す情報と、その情報か書き換え
られたかどうかを示す情報を表すＭヒツトとを保持する
アドレスアレイを有し、入出力装置または演算処理装置
からのメモリアクセスの要求がデータアレイ内で処理可
能な場合にはその要求が書込み読出しにかかわらずデー
タアレイ内でのみ処理するようなスワップ方式のキャッ
シュを訂し、入出力装置または［ｊｉ算処理装置からの
連続したメモリアクセスの要求を辿のレジスタで持ち回
り連続的に処理し、その処理が一回のパイプラインの流
れのなかで終了しなかった場合にはパイプラインのはじ
めに戻って再び同しパイプラインの流れの中で処理を行
なうような循環的なパイプライン構成のメモリアクセス
処理装置に、！５いて、アドレスアレイのＭヒツトを登
録するためのアドレスを保持するアドレス記憶。
手段と、要求元からの要求によるアドレスアレイを読出
す処理のない時に前記のＭビットの登録を行なうアドレ
スアレイ書込制御手段とを有する。
す処理のない時に前記のＭビットの登録を行なうアドレ
スアレイ書込制御手段とを有する。
（作用）
要求元からの処理がない場合のみＭビットの登録を行な
い、もし要求元の処理がある場合にはアドレス記憶、手
段にそのアドレスを送りそこに保持しておき、要求元の
処理によるアドレスアレイの読出しを優先させて処理す
る。そのあとアドレスアレイ書込制御手段により要求元
からの処理によるアドレスアレイの読出しかあるかどう
かを常に監視して、アドレスアレイの読出しのない時に
アドレスアレイへのＭビットの登録を行なう。
い、もし要求元の処理がある場合にはアドレス記憶、手
段にそのアドレスを送りそこに保持しておき、要求元の
処理によるアドレスアレイの読出しを優先させて処理す
る。そのあとアドレスアレイ書込制御手段により要求元
からの処理によるアドレスアレイの読出しかあるかどう
かを常に監視して、アドレスアレイの読出しのない時に
アドレスアレイへのＭビットの登録を行なう。
このようにして要求元の処理によるアドレスアレイの索
引のためのアドレスアレイの読出しを優先させて待ち合
わせなく処理させることができる。
引のためのアドレスアレイの読出しを優先させて待ち合
わせなく処理させることができる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のメモリアクセス処理装置の実施例を示
す図である。
す図である。
入出力装置、演算処理装置などの要求元１０１〜１０３
からのメモリアクセスの要求がそれぞれの受イ」回路２
０１〜２０３で受付けられる。受イ」けられた要求は選
択手段２０４によりその中の一つか選ばれて処理される
。受付けられた要求元のアドレスはアドレスレジスタ３
０１ に送られその下付の７トレスでアドレスアレイ３
０２の内容が読出され、比較手段３０３によりアドレス
レジスタ３０１の上位アドレスと比較され要求元の要求
するアドレスの内容が対応するデータアレイ４０３の中
に存在するかどうか調べられる（このような一連の動作
をアドレスアレイの索引と叶ぶ）。このようなアドレス
アレイの索引の結果、データアレイ４０３のなかに要求
データが存在する場合（この場合をヒツトと呼ぶ）には
アドレスレジスタ３０１の内容をアドレスレジスタ４０
１へ送り要求元の要求内容に応してリードまたはライト
の処理をデータアレイ４０３内て処理する。また、アド
レスアレイの索引の結果、データアレイ４０３の中に存
在しない場合（この場合をミスと呼ぶ）は、主記憶装置
６０１のアクセスを行ない必要な内容を主記憶袋Ｑ”！
ｆ ６０１から読出し、要求がリートであれば要求元に
必要なデータを送り同時にデータアレイ４０３に書込み
、またライトてあれば書込みデータと主記憶装置６０１
の読出しデータを合成したあとデータアレイ４０３に書
込みを行なう。このとき同時にアドレスアレイ３０２か
らＭビットを読出し、これが°１°°で対応するデータ
アレイ４０３の内容が書き換えられていたかどうか調へ
る。この結果もしｉ！（き換えられていることを示して
いたなら、アドレスアレイ３０２の内容か読出されてい
るスワップアドレスレジスタ４０２の示ず主記憶装置６
０１のアドレスな選択手段４０４を通（７て主記憶装置
ｆｉｌ＋に送り、データアレイ４０３の内容を先の主記
憶装置６０１読出しの前に書込んておく（この動作をス
ワップアラ］・°とよぶ）。
からのメモリアクセスの要求がそれぞれの受イ」回路２
０１〜２０３で受付けられる。受イ」けられた要求は選
択手段２０４によりその中の一つか選ばれて処理される
。受付けられた要求元のアドレスはアドレスレジスタ３
０１ に送られその下付の７トレスでアドレスアレイ３
０２の内容が読出され、比較手段３０３によりアドレス
レジスタ３０１の上位アドレスと比較され要求元の要求
するアドレスの内容が対応するデータアレイ４０３の中
に存在するかどうか調べられる（このような一連の動作
をアドレスアレイの索引と叶ぶ）。このようなアドレス
アレイの索引の結果、データアレイ４０３のなかに要求
データが存在する場合（この場合をヒツトと呼ぶ）には
アドレスレジスタ３０１の内容をアドレスレジスタ４０
１へ送り要求元の要求内容に応してリードまたはライト
の処理をデータアレイ４０３内て処理する。また、アド
レスアレイの索引の結果、データアレイ４０３の中に存
在しない場合（この場合をミスと呼ぶ）は、主記憶装置
６０１のアクセスを行ない必要な内容を主記憶袋Ｑ”！
ｆ ６０１から読出し、要求がリートであれば要求元に
必要なデータを送り同時にデータアレイ４０３に書込み
、またライトてあれば書込みデータと主記憶装置６０１
の読出しデータを合成したあとデータアレイ４０３に書
込みを行なう。このとき同時にアドレスアレイ３０２か
らＭビットを読出し、これが°１°°で対応するデータ
アレイ４０３の内容が書き換えられていたかどうか調へ
る。この結果もしｉ！（き換えられていることを示して
いたなら、アドレスアレイ３０２の内容か読出されてい
るスワップアドレスレジスタ４０２の示ず主記憶装置６
０１のアドレスな選択手段４０４を通（７て主記憶装置
ｆｉｌ＋に送り、データアレイ４０３の内容を先の主記
憶装置６０１読出しの前に書込んておく（この動作をス
ワップアラ］・°とよぶ）。
次に、アドレスアレイ３０２のＭビットの登録方法につ
いて説明する。
いて説明する。
要求元の要求がライトの場合でアドレスアレイ３０２を
索引した結果ヒツトであった場合には同時にアドレスア
レイ３０２からＭヒツトを読出す。この結果Ｍヒツトが
°“０°°て人た 度も１１７き換えられていないこと
を示していたら、従来の装置の場合アドレスレジスタ；
）ｏｌ にある要求元のアドレスをアドレスレジスタ４
０１、アドレスレジスタ５０１と持ち回り、再びアドレ
スレジスタ３０１ に戻す。
索引した結果ヒツトであった場合には同時にアドレスア
レイ３０２からＭヒツトを読出す。この結果Ｍヒツトが
°“０°°て人た 度も１１７き換えられていないこと
を示していたら、従来の装置の場合アドレスレジスタ；
）ｏｌ にある要求元のアドレスをアドレスレジスタ４
０１、アドレスレジスタ５０１と持ち回り、再びアドレ
スレジスタ３０１ に戻す。
このあと、アドレスレジスタ：）０１の示すアドレスで
Ｍビットの登録を行なう。このため、同時に要求元から
の要求かあってもＭビットの登録が優先されるため要求
元の処理は待たされてしまう。本実施例の場合は、アド
レスがアドレスレジスタ５０１に送られたあと要求元か
らの処理がない場合のみアドレスレジスタ３０１に送り
Ｍビットの？Ｐ ｇ３を行ない、もし要求元の処理かあ
る場合にはアドレス記憶手段：（０４にそのアドレスを
送りそこに保持しておき、要求元の処理によるアドレス
アレイ３０２の読出しを優先させて処理する。そのあと
アドレスアレイ書込制御手段３０５により要求元からの
処理によるアドレスアレイ：１０２の読出しがあるかど
うかを常に監視して、アドレスアレイ３０２の読出しの
ない時に選択手段３０６を通してアドレスアレイ３０２
へのＭビットのギＰ録を行なう。
Ｍビットの登録を行なう。このため、同時に要求元から
の要求かあってもＭビットの登録が優先されるため要求
元の処理は待たされてしまう。本実施例の場合は、アド
レスがアドレスレジスタ５０１に送られたあと要求元か
らの処理がない場合のみアドレスレジスタ３０１に送り
Ｍビットの？Ｐ ｇ３を行ない、もし要求元の処理かあ
る場合にはアドレス記憶手段：（０４にそのアドレスを
送りそこに保持しておき、要求元の処理によるアドレス
アレイ３０２の読出しを優先させて処理する。そのあと
アドレスアレイ書込制御手段３０５により要求元からの
処理によるアドレスアレイ：１０２の読出しがあるかど
うかを常に監視して、アドレスアレイ３０２の読出しの
ない時に選択手段３０６を通してアドレスアレイ３０２
へのＭビットのギＰ録を行なう。
このようにして要求元の処理によるアドレスアレイの索
引のためのアドレスアレイの読出しを優先させて待ち合
わせなく処理させることができる。
引のためのアドレスアレイの読出しを優先させて待ち合
わせなく処理させることができる。
以上説明したように本発明は、アドレス記憶手段を持ち
、Ｍビットの書込みと要求元の処理によるアドレスアレ
イの索引のためのアドレスアレイの読出しが重なったと
きはＭヒツトの登録アドレスをアドレス記憶手段に一時
的に保持しておき、アドレスアレイ書込制御手段により
要求元の処理によるアドレスアレイの索引のためのアド
レスアレイの読出しがないときにＭビットの登録を行な
うように構成することにより、要求元の処理を止めずに
性能の向上をはかることかできるという効果がある。
、Ｍビットの書込みと要求元の処理によるアドレスアレ
イの索引のためのアドレスアレイの読出しが重なったと
きはＭヒツトの登録アドレスをアドレス記憶手段に一時
的に保持しておき、アドレスアレイ書込制御手段により
要求元の処理によるアドレスアレイの索引のためのアド
レスアレイの読出しがないときにＭビットの登録を行な
うように構成することにより、要求元の処理を止めずに
性能の向上をはかることかできるという効果がある。
第１図は本発明のメモリアクセス処理装置の実施例を示
す図である。 １０１〜１０３・・・要求元 ２０１〜２０３・・・受付１ｉ−１回路２０／ｌ・・・
・・・・・選択ｆ−段 ０ アドレスレジスタ アドレスアレイ 比較手段 アドレス記憶手段 アドレスアレイ書込制御手段 選択手段 アトレスレジスタ スワップアドレスレジスタ データアレイ 選択手段 アドレスレジスタ 主記憶装置
す図である。 １０１〜１０３・・・要求元 ２０１〜２０３・・・受付１ｉ−１回路２０／ｌ・・・
・・・・・選択ｆ−段 ０ アドレスレジスタ アドレスアレイ 比較手段 アドレス記憶手段 アドレスアレイ書込制御手段 選択手段 アトレスレジスタ スワップアドレスレジスタ データアレイ 選択手段 アドレスレジスタ 主記憶装置
Claims (1)
- 【特許請求の範囲】 入出力装置または演算処理装置と主記憶装置に接続され
、主記憶装置の内容の一部の写しを保持するデータアレ
イとデータアレイの内容が主記憶装置上のどの部分に対
応するかを示す情報と、その情報が書き換えられたかど
うかを示す情報を表すＭビットとを保持するアドレスア
レイを有し、入出力装置または演算処理装置からのメモ
リアクセスの要求がデータアレイ内で処理可能な場合に
はその要求が書込み読出しにかかわらずデータアレイ内
でのみ処理するようなスワップ方式のキャッシュを有し
、入出力装置または演算処理装置からの連続したメモリ
アクセスの要求を一連のレジスタで持ち回り連続的に処
理し、その処理が一回のパイプラインの流れのなかで終
了しなかった場合にはパイプラインのはじめに戻って再
び同じパイプラインの流れの中で処理を行なうような循
環的なパイプライン構成のメモリアクセス処理装置にお
いて、 アドレスアレイのＭビットを登録するためのアドレスを
保持するアドレス記憶手段と、要求元からの要求による
アドレスアレイを読出す処理のない時に前記のＭビット
の登録を行なうアドレスアレイ書込制御手段とを有する
ことを特徴とするメモリアクセス処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1212214A JPH0375850A (ja) | 1989-08-17 | 1989-08-17 | メモリアクセス処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1212214A JPH0375850A (ja) | 1989-08-17 | 1989-08-17 | メモリアクセス処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0375850A true JPH0375850A (ja) | 1991-03-29 |
Family
ID=16618827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1212214A Pending JPH0375850A (ja) | 1989-08-17 | 1989-08-17 | メモリアクセス処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0375850A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0561142A (ja) * | 1991-08-30 | 1993-03-12 | Mitsubishi Paper Mills Ltd | ハロゲン化銀写真感光材料 |
-
1989
- 1989-08-17 JP JP1212214A patent/JPH0375850A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0561142A (ja) * | 1991-08-30 | 1993-03-12 | Mitsubishi Paper Mills Ltd | ハロゲン化銀写真感光材料 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5418927A (en) | I/O cache controller containing a buffer memory partitioned into lines accessible by corresponding I/O devices and a directory to track the lines | |
| US4040034A (en) | Data security system employing automatic time stamping mechanism | |
| US5535350A (en) | Cache memory unit including a replacement address register and address update circuitry for reduced cache overhead | |
| JPS61114353A (ja) | 要求時ペ−ジングメモリを有するデジタルデ−タ処理システムのアクセス照合構成体 | |
| JPS5868286A (ja) | キヤツシユメモリおよびその作動方法 | |
| JP7245842B2 (ja) | デバイスをデバッグするときにメタデータにアクセスするための装置及び方法 | |
| US5287483A (en) | Prefetched operand storing system for an information processor | |
| JPH0519176B2 (ja) | ||
| JP3733604B2 (ja) | キャッシュメモリ | |
| JPH0375850A (ja) | メモリアクセス処理装置 | |
| JP2580263B2 (ja) | バッファ記憶装置 | |
| JP2703255B2 (ja) | キャッシュメモリ書込み装置 | |
| KR920005296B1 (ko) | 정보처리장치 | |
| JPS6135583B2 (ja) | ||
| JPH01156848A (ja) | メモリアクセス処理装置 | |
| JPH01156847A (ja) | メモリアクセス処理装置 | |
| JPH01156849A (ja) | メモリアクセス処理装置 | |
| JPS5818710B2 (ja) | 記憶システム | |
| JPH02259945A (ja) | ストア処理方式 | |
| JPH0526216B2 (ja) | ||
| JPS63237133A (ja) | 中央処理装置 | |
| JPS5868287A (ja) | キヤツシユメモリおよびその作動方法 | |
| JPH024016B2 (ja) | ||
| JPH02226447A (ja) | コンピユータ・システムおよびその記憶装置アクセス方法 | |
| JPH02136946A (ja) | キャッシュメモリ制御回路 |