JPS59851B2 - How to check your home - Google Patents

Description

【発明の詳細な説明】 この発明は、処理あるいは記憶のために伝送される情報
の誤り発生を確実にチェックさせる情報チェック方式に
関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an information checking method that reliably checks the occurrence of errors in information transmitted for processing or storage.

各種情報処理を行なう場合には、情報が正確に伝送され
ているか否かを常にチェックする必要がある。When performing various information processing, it is necessary to constantly check whether the information is being transmitted accurately.

このような情報処理を行なうために使用される情報は、
通常ビット情報を組み合わせたディジタル情報が用いら
れるもので、このディジタル情報のチェックは、例えば
その情報を組み立てるビット情報を計数することにより
行なわれる。すなわち、ある単位情報量、例えば１キャ
ラクタの情報において、その情報を組み立てるビットの
中の「１」となるビット数を計数し、その計数されたビ
ット数が偶数あるいは奇数であるかを判別し、その判別
結果に対応する１つのビット情報を、上記キャラクタ情
報につづいてチェック情報として付加し、一緒にして伝
送させるものである。そして、この伝送情報をチェック
する場合には、キャラクタ情報が伝送される時に、その
「１」となるビット数を計数し、その偶数あるいは奇数
の判別結果と、上記キャラクタ情報につづくチェック情
報とを比較し、その一致検出により情報が正確に伝送さ
れたことを確認チェックするものである。しかし、この
ようなチェック手段では、「１」となるビットの欠除、
雑音信号の混入が、チェックすべき手位情報量内に偶数
個発生した場合には、情報が誤つて伝送されたことを検
出することができない。The information used for such information processing is
Usually, digital information that is a combination of bit information is used, and this digital information is checked, for example, by counting the bit information that composes the information. That is, in a certain unit information amount, for example, information of one character, the number of bits that are "1" among the bits that compose the information is counted, and it is determined whether the counted number of bits is an even number or an odd number, One bit of information corresponding to the determination result is added as check information following the character information and transmitted together. When checking this transmission information, count the number of bits that become "1" when the character information is transmitted, and check the result of determining whether the character information is even or odd and the check information following the character information. This is a check to confirm that the information has been transmitted correctly by comparing the information and detecting a match. However, with such checking means, deletion of a bit that becomes "1",
If an even number of noise signals are mixed into the amount of hand position information to be checked, it is impossible to detect that the information has been erroneously transmitted.

そして、このようなチェックミスの発生をできるだけ少
なくするためには、チェックされる準位情報量をできる
だけ少なくする必要があり、（例えば１キャラクタ毎に
）、そのためのチェック情報量が多くなるばかりか、チ
ェック動作を非常に多数繰り返す必要性がある。また、
このようなチェック動作が煩雑化するにもかかわらず、
常に偶数個の伝送ミスをチェックすることができない状
態は改善されないものである。この発明は上記のような
点に鑑みなされたもので、充分少ないチェック情報量で
伝送される情報を高確度にチェックすることができると
共に、情報の処理動作に関連して効率的にチエツク動作
を行ない得るようにする情報チエツク方式を提供しよう
とするものである。In order to minimize the occurrence of such check errors, it is necessary to minimize the amount of level information to be checked (for example, for each character), which not only increases the amount of information to check. , it is necessary to repeat the check operation a large number of times. Also,
Despite the fact that such checking operations become complicated,
The situation in which it is not always possible to check for an even number of transmission errors cannot be improved. This invention was made in view of the above points, and it is possible to check transmitted information with high accuracy with a sufficiently small amount of check information, and also to efficiently perform check operations related to information processing operations. The purpose of this paper is to provide an information checking method that allows users to perform the following tasks.

まず、この発明における情報のチエツクする方法につい
て説明すると、例えば第１図のＡに示すようにして１５
の順位番号で示すように直列状にしたビツト情報が伝送
されるものと仮定すると、まず同図のＢに示すように１
つおきのビツトを検知してその検知ビツトの中の［１」
となるビツトのみを抽出して計数し、その計数結果が偶
数であるか奇数であるかを判別する。First, to explain the method of checking information in this invention, for example, as shown in A in FIG.
Assuming that serialized bit information is transmitted as shown by the order numbers of
Detects the second bit and selects [1] among the detected bits.
It extracts and counts only the bits that satisfy , and determines whether the counted result is an even number or an odd number.

さらに、同図のＣ，Ｄ，Ｅにそれぞれ示すように、伝送
ビツト情報を２個づつ２個おきに、４個づつ４個おきに
、８個づつ８個おきにそれぞれ検知し、その中の「１」
となるビツト数をそれぞれ計数してその計数結果が偶数
であるかあるいは奇数であるかを判別し、このＢ−Ｅ図
それぞれに対応する判別結果を「１］あるいは「０」の
ビツト情報で表現し、このビツト情報をチエツク情報と
して用いるようにする。すなわち、図のように１５ビツ
トの伝送情報に対しては４ビ トのチエツク情報が付加
されるようになるもので、例えばチエツク情報を１６ビ
ツトで構成した場合いは６００００ビツト以上もの伝送
情報に対するチエツクを行ない得るようになるものであ
る。第２図は情報処理手段に適用する実施例を説明する
ためのもので、処理された情報および処理すべき情報は
、外部記憶装置例えばデイスク１１に対して記憶保存さ
れる。Furthermore, as shown in C, D, and E of the same figure, the transmission bit information is detected every two bits at a time, every four bits at a time, every eight bits at a time, and every eight bits are detected. "1"
Count the number of bits that result in each bit, determine whether the counting result is an even number or an odd number, and express the determination result corresponding to each of the B-E diagrams as bit information of "1" or "0". Then, this bit information is used as check information. In other words, as shown in the figure, 4 bits of check information is added to 15 bits of transmission information.For example, if the check information is composed of 16 bits, or for transmission information of 60,000 bits or more, This will allow you to perform a check. FIG. 2 is for explaining an embodiment applied to an information processing means, in which processed information and information to be processed are stored and saved in an external storage device, for example, a disk 11. In FIG.

このデイスク１１からは例えば１トラツク単位で情報が
読み出され、第１の内部記憶装置１２に書き込まれるも
ので、この第１の内部記憶装置１２に対してはアドレス
カウンタ１３からのアドレス指定情報が供給され６情報
の書き込みアドレスが設定されるようになる。この第１
の内部記憶装置１２に書き込まれた情報は、また処理時
にアドレスカウンタ１３でアドレス指定して読み出され
、処理装置１４において適宜演算等の処理が行なわれる
もので、この処理装置１４で得られる処理された情報は
アドレスカウンタ１５のアドレス指定にしたがつて第２
の内部記憶装置１６に書き込まれる。そして、この第２
の内部記憶装置１６に対する書き込み情報量が、例えば
デイスク１１の１トラツク分に相当する量となつた時に
、第２の内部記憶装置１６からデイスク１１に書き込み
、記憶保存させるものである。また、第１の内部記憶装
置１２からの読み出し信号および処理装置１４からの出
力情報信号は、それぞれ第１および第２のチエツク情報
作成回路１７，１８に供給され、それぞれアドレスカウ
ンタ１３，１５のアドレス指定情報に対応して第１図で
説明したようなチエツク情報を作成する。そして、第１
のチエツク情報作成回路１７で作成されたチエツク情報
は、第１の内部記憶装置１２からデータ情報の末尾に対
応して読み出されるチエツク情報とチエツク回路１９で
比較し、もし不一致の時にはエラー検出信号を発生し、
デイスク１１に対して再読み出し指令を発する。また、
第２のチエツク情報作成回路１８で作成されたチエツク
情報は、第２の内部記憶装置１６に書き込まれる例えば
デイスク１１の１トラツク分に相当する単位情報の末尾
につづいて第２の内部記憶装置１６に書き込み、データ
情報と共にデイスク１１に書き込まれるようにする。第
３図は上記第２のチエツク情報作成回路１８部を例にし
て、チエツク情報作成手段を説明するためのもので、処
理装置１４からは処理されたデータ情報がビツト直列の
状態で出力され、オア回路２０、アンド回路２１．さら
にオア回路２２を介して第２の内部記憶装置１６に結合
されるようにする。Information is read out from this disk 11, for example, in units of one track, and written to a first internal storage device 12, and addressing information from an address counter 13 is sent to the first internal storage device 12. The write address of 6 information is set. This first
During processing, the information written in the internal storage device 12 is also read out by specifying the address with the address counter 13, and is subjected to processing such as calculations as appropriate in the processing device 14. The received information is transferred to the second address according to the address specification of the address counter 15.
is written to the internal storage device 16 of. And this second
When the amount of information written to the internal storage device 16 reaches an amount equivalent to, for example, one track on the disk 11, the information is written from the second internal storage device 16 to the disk 11 and stored. Further, the readout signal from the first internal storage device 12 and the output information signal from the processing device 14 are supplied to first and second check information generation circuits 17 and 18, respectively, and the addresses of the address counters 13 and 15 are respectively supplied. Check information as explained in FIG. 1 is created corresponding to the specified information. And the first
The check information created by the check information creation circuit 17 is compared with the check information read from the first internal storage device 12 corresponding to the end of the data information in the check circuit 19, and if there is a mismatch, an error detection signal is generated. occurs,
A reread command is issued to the disk 11. Also,
The check information created by the second check information creation circuit 18 is written into the second internal storage device 16 following the end of unit information corresponding to one track of the disk 11, for example. , so that it is written to the disk 11 together with the data information. FIG. 3 is for explaining the check information creation means using the second check information creation circuit 18 as an example, in which processed data information is output from the processing device 14 in the form of bit series, OR circuit 20, AND circuit 21. Furthermore, it is coupled to the second internal storage device 16 via the OR circuit 22.

同時に、処理装置１４からの出力データ情報は、アンド
回路２３１，２３２・−・２３。にもそれぞれ供給する
。上記第２の内部記憶装置１６に対して書き込みおよび
読み出しのアドレス指定を行なうアドレスカウンタ１５
は、バイナリ計数回路で構成されるもので、このアドレ
スカウンタ１５からの計数値をあられす各ビツトそれぞ
れに対応する出力線はデコーダ２４に供給し、このデコ
ーダ２４の出力信号で第２の内部記憶装置１６にアドレ
ス指定動作を行なうようにする。At the same time, output data information from the processing device 14 is sent to AND circuits 231, 232, . . . , 23. We also supply each. Address counter 15 for specifying write and read addresses for the second internal storage device 16
is composed of a binary counting circuit, and output lines corresponding to each bit of the count value from the address counter 15 are supplied to a decoder 24, and the output signal of this decoder 24 is used to input a second internal memory. Device 16 is caused to perform addressing operations.

この場合、アドレスカウンタ１５の計数値はｎビツトで
構成され、その各ビツトに対応するｎ本の出力線はそれ
ぞれ前記アンド回路２３１，２３２・・・２３ｎに接続
し、アドレスカウンタ１５の計数値に対応するｎビツト
の信号で、アンド回路２３１，２３２・・・２３ｎのゲ
ートを制御させるようにする。また、この装置において
は前述したように第２の内部記憶装置１６には、情報保
存を行なうデイスク１１の１トラツク分に相当する量の
情報を単位情報として書き込むもので、この第２の内部
記憶装置１６に弔位情報量が書き込まれるまでの間、処
理指令が発生される。In this case, the count value of the address counter 15 is composed of n bits, and the n output lines corresponding to each bit are connected to the AND circuits 231, 232...23n, and the count value of the address counter 15 is The corresponding n-bit signals are used to control the gates of the AND circuits 231, 232, . . . , 23n. Further, in this device, as described above, an amount of information corresponding to one track of the disk 11 for storing information is written as unit information in the second internal storage device 16. A processing command is generated until the amount of funeral information is written into the device 16.

この第２の記憶装置１６に対する書き込み情報量は、例
えばアドレスカウンタ１５の計数値を図示しない手段で
検知するようにすればよい。そして、上記処理指令は処
理装置１４に指令として供給すると共に、オア回路２５
，２６を介してアドレスカウンタ１５に対して計数歩進
指令として供給し、処理動作を行なう処理装置１４から
の処理データ情報をアドレスシフトＬながら第２の内部
記憶装置１６に書き込むようにする。The amount of information written to the second storage device 16 may be detected by, for example, the count value of the address counter 15 by means not shown. The processing command is supplied to the processing device 14 as a command, and the OR circuit 25
, 26 as a count increment instruction to the address counter 15, and the processing data information from the processing device 14 that performs the processing operation is written into the second internal storage device 16 while the address is shifted L.

上記処理指令信号はまた終了検出回路２７に供給され、
この終了検出回路２７からの出力信号はオア回路２５お
よびアンド回路２８にゲート信号として供給する。上記
終了検出回路２７は、例えば処理指令信号の立ち下りを
検知する例えばワンシヨツト回路で構成されるもので、
コード発生回路２９からのフアイルエンドコード「Ｆｅ
」をアンド回路２８から取り出し、オア回路２０を介し
て第２の記憶装置１６に処理された単位量のデータ情報
の末尾に挿入記憶させるようにする。そして、終了検出
回路２７からのワンシヨツト信号は、さらにオア回路２
５を介してアドレスカウンタ１５に歩進指令として供給
し、前記コード「Ｆｅ］の内部記憶装置１６に対する書
き込みアドレスを指定させる。また、オア回路２５から
の出力信号は、上記同様に構成される終了検出回路３０
に供給され、処理指令につづく終了検出回路２７のワン
シヨツト出力が立ち下つた時にワンシヨツト出力を発生
Ｌ、フリツプーフロツプ回路３１をセツトさせる。The processing command signal is also supplied to the end detection circuit 27,
The output signal from the end detection circuit 27 is supplied to the OR circuit 25 and the AND circuit 28 as a gate signal. The end detection circuit 27 is composed of, for example, a one-shot circuit that detects the falling edge of the processing command signal, and
The file end code “Fe” from the code generation circuit 29
'' is taken out from the AND circuit 28 and inserted and stored in the second storage device 16 via the OR circuit 20 at the end of the processed unit amount of data information. Then, the one shot signal from the end detection circuit 27 is further transmitted to the OR circuit 2.
5 as an increment command to the address counter 15 to designate the write address of the code "Fe" to the internal storage device 16. Further, the output signal from the OR circuit 25 is supplied to the address counter 15 as an increment command through the Detection circuit 30
When the one-shot output of the end detection circuit 27 following the processing command falls, a one-shot output is generated L, and the flip-flop circuit 31 is set.

このフリツプフロツプ回路３１のセツト時出力信号は、
オア回路２６に供給すると共に、アンド回路３２にゲー
ト信号として与え、またそのセツト時出力端子にインバ
ータ３３，３４を接続Ｌ、インバータ３３の出力信号を
アンド回路２１にゲート信号として与え、さらにインバ
ータ３４の出力信号をアンド回路２３１，２３２・・・
２３ｎそれぞれにゲート信号として供給する。また、フ
リツプフロツプ回路３１のセツト時には、ｎ＋１進のカ
ウンタ３５に対して計数歩進指令を与える。上記アンド
回路２３１，２３２・・・２３ｎからの出力信号は、そ
れぞれバイナリフリツプフロツプで構成される２値計数
回路３６１，３６２・・・３６ｎに計数指令信号として
供給するもので、この２値計数回路３６１，３６２・・
・３６。The output signal of this flip-flop circuit 31 when set is:
The output signal of the inverter 33 is supplied to the AND circuit 21 as a gate signal, and the inverter 33 and 34 are connected to the output terminals at the time of setting. The output signals of AND circuits 231, 232...
23n as a gate signal. Further, when setting the flip-flop circuit 31, a counting increment command is given to the n+1 counter 35. The output signals from the AND circuits 231, 232, . Counting circuits 361, 362...
・36.

の計数値は、アンド回路３７１，３７２・・・３７ｎを
介して読み取られ、オア回路３８を介して前記アンド回
路３２に導かれる。そして、上記アンド回路３７１，３
７２・・・３７。は、カウンタ３５の「１」〜「ｎ」の
各計数値に対応してゲートｂ号開かれ、カウンタ３５の
「ｎ＋１」計数時にフリツプフロツプ回路３１および２
値計数回路３６１，３６２・・・３６。にリセツト指令
を与えるようにしてなる。すなわち、上記装置において
初期伏態においてはフリツプフロツプ回路３１、２値計
数回路３６，〜３６。The count value is read through the AND circuits 371, 372, . And the above AND circuit 371,3
72...37. Gate b is opened corresponding to each count value of "1" to "n" of the counter 35, and when the counter 35 counts "n+1", the flip-flop circuits 31 and 2 are opened.
Value counting circuits 361, 362...36. A reset command is given to the That is, in the above device in the initial state, the flip-flop circuit 31 and the binary counting circuits 36, -36.

がりセツト設定されているもので、この時にはアンド回
路２１のゲートｔ）３開かれ、アンド回路２３，〜２３
。にもゲート信号の与えられる伏態になつている。そし
て、この伏態で処理指令を発すると、処理装置１４にお
いて第１の内部記憶装置１２から情報を読み出して適宜
処理し、その処理されたデータ情報信号はアンド回路２
１を介して第２の内部記憶装置１６に結合されるように
なる。この時、処理指令信号の発生により、アドレスカ
ウンタ１５も駆動されているものであるため、第１の内
部記憶装置１６においては処理装置１４からのデータ信
号をアドレス指定にしたがつて書き込み記憶する。また
、アドレスカウンタ１５の計数駆動に対応して、そのバ
イナリ計数値を表現する複数のビツト信号は、アンド回
路２３１〜２３ｎのゲートを制御し、アンド回路２３１
では第１のＢに示した伏態で、アンド回路２３２では同
じくＣ図に示した伏態、以後アンド回路２３３〜２３ｎ
では順次バイナリ周期状態で処理装置１４からのデータ
情報を構成する直列ビツト情報を検知するようになる。
そして、アンド回路２３１〜２３ｎでそれぞれ検知され
るビツト情報が「１」の時に、対応する２値計数回路３
６１〜３６ｎを２値計数歩進させるようにする。すなわ
ち、処理装置１４からの「１」となるビツト情報と、ア
ドレスカウンタ１５の複数のビツトそれぞれに対応する
出力線との論理積を、その各出力線に対応して取り出し
、それぞれ２値計数するようになるもので、２値計数回
路３６１〜３６。At this time, the gate t)3 of the AND circuit 21 is opened, and the AND circuits 23, to 23
. It has also become prone to receiving gate signals. When a processing command is issued in this state, the processing device 14 reads information from the first internal storage device 12 and processes it as appropriate, and the processed data information signal is sent to the AND circuit 2.
1 to the second internal storage device 16. At this time, since the address counter 15 is also driven by the generation of the processing command signal, the data signal from the processing device 14 is written and stored in the first internal storage device 16 according to the address specification. In addition, in response to the counting drive of the address counter 15, a plurality of bit signals expressing the binary count value control the gates of the AND circuits 231 to 23n, and the AND circuit 231
Then, the AND circuit 232 is in the down state shown in Figure C, and the AND circuits 233 to 23n are in the down state shown in the first diagram B.
Then, the serial bit information constituting the data information from the processing device 14 is sequentially detected in a binary period state.
Then, when the bit information detected by each of the AND circuits 231 to 23n is "1", the corresponding binary counting circuit 3
61 to 36n are made to advance by binary counting. That is, the logical product of the bit information that becomes "1" from the processing device 14 and the output lines corresponding to each of the plurality of bits of the address counter 15 is extracted for each output line, and each bit is counted in binary terms. The binary counting circuits 361 to 36 are as follows.

それぞれでは第１図を参照して説明したようなチエツク
情報を計数作成するようになる。このようにして、チエ
ツク情報を計数作成しながら処理装置１４からの情報を
第２の内部記憶装置１６に書き込むもので、この第２の
内部記憶装置１６に対する記憶情報量ｔ）３所定量に達
した時に処理指＋ｔ）３立ち下がり、終了検出回路２７
からワンシヨツト出力が発生される。In each case, check information as described with reference to FIG. 1 is counted and created. In this way, the information from the processing device 14 is written into the second internal storage device 16 while counting and creating check information, and the amount of information stored in the second internal storage device 16 reaches a predetermined amount t)3. When the processing finger +t)3 falls, the end detection circuit 27
One shot output is generated from.

そして、このワンシヨツト出力によりアンド回路２８の
ゲートを開き、オア回路２６を介してアドレスカウンタ
１５を駆動して、フアイルエンドコード「Ｆｅ」を第２
の記憶装置１６の記憶情報の後尾に付加するもので、そ
のワンシヨツト出力の立ち下りに対応して終了検出回路
３０から出力を発生し、フリツプフロツプ回路３１をセ
ツトする。このフリツプフロツプ回路３１がセツトされ
ると、アンド回路２３，〜２３。のゲートが閉じられる
と共に、アンド回路２１に替つてアンド回路３２のゲー
トが開かれ、カウンタ３５の計数が開始される。このよ
うにして、カウンタ３５が計数開始されると、その計数
値に対応してアンド回路３７１〜３７。のゲートが順次
開かれ、２値計数回路３６１〜３６。の各計数値情報が
、各１ビツトのチエツク情報として直列的に読み出され
、オア回路３８およびアンド回路３２を介して、第２の
内部記憶装置１６にｎビツトのチエツク情報として書き
込まれるようになる。この時、フリツプフロツプ回路３
１のセツト時出力信号は、オア回路２６を介してアドレ
スカウンタ１５にアドレスシフト指令として供給されて
いる。すなわち、カウンタ３５が「ｎ］まで計数される
ことにより作成されたｎビツトのチエツク情報が読み取
られ、フアイルエンドコード「Ｆｅ］につづいて第２の
記憶装置１６に書き込まれるもので、このチエツク情報
の書き込みの終了されたカウンタ３５の［ｎ＋１」計数
時にフリツプフロツプ回路３１．２値計数回路３６１〜
３６ｎがりセツトされ、初期状態にもどされる。Then, this one shot output opens the gate of the AND circuit 28, drives the address counter 15 via the OR circuit 26, and sets the file end code "Fe" to the second
The end detection circuit 30 generates an output in response to the fall of the one-shot output, and the flip-flop circuit 31 is set. When this flip-flop circuit 31 is set, AND circuits 23, -23. At the same time, the gate of the AND circuit 32 is opened instead of the AND circuit 21, and the counter 35 starts counting. In this way, when the counter 35 starts counting, AND circuits 371 to 37 are activated in response to the counted value. The gates of the binary counting circuits 361 to 36 are sequentially opened. Each count value information is serially read out as 1-bit check information and written to the second internal storage device 16 as n-bit check information via the OR circuit 38 and the AND circuit 32. Become. At this time, flip-flop circuit 3
The output signal when set to 1 is supplied to the address counter 15 via the OR circuit 26 as an address shift command. That is, the n-bit check information created by the counter 35 counting up to "n" is read and written to the second storage device 16 following the file end code "Fe". When the counter 35 counts [n+1] after the writing of the flip-flop circuit 31, the binary counting circuit 361~
36n is reset and returned to the initial state.

そして、図示しない手段で第２の内部記憶装置１６の記
憶情報をデイスク１１の所定トラツクに書き込み、再び
処理指令を発生させて上記情報処理、記憶動作を繰り返
し行なわせるものである。上記のようなチエツク情報作
成手段は、第１のチエツク情報作成回路１７においても
同様に行なわれるもので、第４図に示すように第１の内
部記憶装置１２に対するアドレスカウンタ１３のバイナ
リ計数信号がチエツク情報作成回路１７にビツト検知の
ための論理積信号として供給する。The information stored in the second internal storage device 16 is then written to a predetermined track on the disk 11 by means not shown, and a processing command is generated again to repeat the information processing and storage operations. The check information creation means described above is similarly performed in the first check information creation circuit 17, and as shown in FIG. It is supplied to the check information creation circuit 17 as an AND signal for bit detection.

そして、アドレスカウンタ１３のバイナリ計数値信号は
、デコーダ３９を介して内部記憶装置１２にアドレス番
地信号として供給する。ここで、アドレスカウンタ１３
は指令回路４０からのオア回路４１を介して結合される
処理読み出し指令により計数歩進されるもので、第２の
内部記憶装置１２からの読み出し信号は、前述したよう
に処理装置１４に導かれる。また、この第２の内部記憶
装置１２の読み出し申位情報のデータ部の後尾にあるフ
アイルエンドコード「Ｆｅ」はコード検出回路４２で検
知され、コード「Ｆｅ〉の読み出し検出時にワンシヨツ
ト回路４３を駆動し、このワンシヨツト出力をオア回路
４１に供給してデータ情報につづくチエツク情報を第２
の内部記憶装置１２から読み出させると共に、チエツタ
回路１９に比較指令を、チエツク情報作成回路１７に作
成されたチエツク情報の読み取し指令を与える。そして
、このチエツク情報作成回路１７からの作成チエツク情
報と、記憶装置１２からの読み出しチエツク情報とを比
較し、一致あるいは不一致の結果を指令回路４０に与え
る。すなわち、チエツク回路１９で一致出力が得られれ
ば、処理装置１４に与えられた伝送情報ｂ卜正確である
ことを証明するものであり、また不一致の時は処理装置
１４に与えられたデータ情報に誤りのあることを証明し
、デイスク１１から再度読み出し、第１の内部記憶装置
１２に対する書き込み情報を訂正するものである。The binary count value signal of the address counter 13 is then supplied to the internal storage device 12 as an address signal via the decoder 39. Here, address counter 13
is incremented by a processing read command coupled via the OR circuit 41 from the command circuit 40, and the read signal from the second internal storage device 12 is guided to the processing device 14 as described above. . Furthermore, the file end code "Fe" at the end of the data section of the readout information of the second internal storage device 12 is detected by the code detection circuit 42, and when the readout of the code "Fe> is detected, the one shot circuit 43 is driven. Then, this one-shot output is supplied to the OR circuit 41 to output the check information following the data information to the second circuit.
At the same time, a comparison command is given to the checker circuit 19, and a command to read the created check information is given to the check information creation circuit 17. The generated check information from the check information generating circuit 17 is compared with the read check information from the storage device 12, and the result of coincidence or mismatch is given to the command circuit 40. That is, if a matching output is obtained from the check circuit 19, it proves that the transmitted information given to the processing device 14 is accurate, and if there is a mismatch, the data information given to the processing device 14 is verified. This proves that there is an error, reads the information from the disk 11 again, and corrects the information written to the first internal storage device 12.

上記実施例では云送情報が直列状である場合について示
したものであるが、これはキヤラクタ単位で並列にした
並列云送情報の場合も同様に実施し得る。In the above embodiment, the case where the message information is serial is shown, but this can be implemented in the same way in the case of parallel message information which is arranged in parallel on a character-by-character basis.

第５図は並列情報の場合のチエツク情報作成手段の例を
示すもので、４ビツトで１キヤラクタが構成される場合
、その各ビツトはラインＬ１〜Ｌ４に並列的に云送され
る。そして、ハーフアダー４４で４ビツトの並列情報を
第１図のＢで説明したように１ビツトおきに検知すると
共に、ハーフアダー４５で同じくＣ図のように２ビツト
づつ２ビツトおきになるようにビツト検知し、「１」と
なるビツト数が偶数の時に「０」、奇数の時に「１」の
出力を取り出すようにしてなる。また、ハーフアダー４
６ではハーフアダー４５で残された２ビツトを検知し、
［１」となるビツト数が奇数の時に「１」の出力を得る
もので、ハーフアダー４５，４６の出力はさらにハーフ
アダー４７に供給し、ラインＬ１〜Ｌ４に伝送される並
列情報をキヤラクタ単位で検知し、そのキヤラクタを構
成する「１」となるビツト数を計数するようにする。そ
して、その［１」となるビツト数／ｌ）３奇数である場
合に「１」の出力信号を発生する。そして、ラインＬ１
〜Ｌ４の並列情報はオア回路４８ａ〜４８ｄをそれぞれ
介して、図示しない例えば記憶装置に導くようにする。
上記ハーフアダー４４，４５の出力信号は、それぞれア
ンド回路４９ａ，４９ｂを介して２値計数回路５０ａ，
５０ｂに供給する。FIG. 5 shows an example of the check information creation means in the case of parallel information. When one character is composed of 4 bits, each bit is sent in parallel to lines L1 to L4. Then, the half adder 44 detects the 4-bit parallel information every other bit as explained in B of FIG. However, when the number of bits that become "1" is even, "0" is output, and when it is odd, "1" is output. Also, half adder 4
6 detects the 2 bits left by half adder 45,
When the number of bits that become [1] is an odd number, an output of "1" is obtained.The outputs of the half adders 45 and 46 are further supplied to the half adder 47, and the parallel information transmitted to the lines L1 to L4 is detected in character units. Then, the number of bits constituting the character that are "1" is counted. Then, if the number of bits that become [1]/l)3 is an odd number, an output signal of "1" is generated. And line L1
The parallel information of ~L4 is led to, for example, a storage device (not shown) via OR circuits 48a to 48d, respectively.
The output signals of the half adders 44 and 45 are passed through AND circuits 49a and 49b to binary counting circuits 50a and 45, respectively.
50b.

また、ハーフアダー回路４７の出力信号は、アンド回路
５１１〜５１。に供給し、このアンド回路５１１〜５１
。からの出力信号はそれぞれ２値計数回路５２１〜５２
２に計数信号として供給する。上記アンド回路５１１〜
５１ｎは第３図の場合と同様に情報の書き込まれるアド
レスカウンタのバイナリ計数値をあられすｎビツトの各
ビツト信号でゲート制御されるものであり、またアンド
回路４９ａ，４９ｂと共に、フリツプフロツプ回路５３
のりセツト時にインバータ５４の出力信号でゲート制御
されるものである。フリツプフロツプ回路５３は第３図
に示したフリツプフロツプ回路３１と同様に、常時はり
セツト伏態にあり、データ情報伝送終了に対応してセツ
トされるもので、そのセツト時にカウンタ５６を駆動し
て分配回路５６を制御し、２値計数回路５０ａ，５０ｂ
，５２１〜５２ｎの２値計数値を４個づつ組みにして並
列的に読み取り、並列４ビツトのチエツク情報としてオ
ア回路４８ａ〜４８ｄに結合する。そして、上記作成さ
れたチエツク情報を全て送り出したカウンタ５５の最終
計数時にフリツプフロツプ回路５３をりセツトするもの
である。すなわち、上記例では並列化されるキヤラクタ
を構成する複数ビツトを、第１図で説明したように検知
してチエツク情報を作り、さらにキヤラクタ単位に「１
」となるビツトを２値加算した結果を、キヤラクタ伝送
に同期したアドレスカウンタのバイナリ計数に合わせて
前実施例と同様に論理積２値加算してチエツク情報を作
成するようにしている。Further, the output signal of the half adder circuit 47 is sent to AND circuits 511-51. and this AND circuit 511-51
. The output signals from the respective binary counting circuits 521 to 52
2 as a count signal. The above AND circuit 511~
Similarly to the case of FIG. 3, 51n is gate-controlled by each n-bit signal that controls the binary count value of the address counter into which information is written.
The gate is controlled by the output signal of the inverter 54 at the time of reset. Like the flip-flop circuit 31 shown in FIG. 3, the flip-flop circuit 53 is always in the reset state and is set in response to the completion of data information transmission. 56, binary counting circuits 50a, 50b
, 521-52n are read in parallel in sets of four, and are coupled to OR circuits 48a-48d as parallel 4-bit check information. Then, the flip-flop circuit 53 is reset at the time of the final count of the counter 55, which has sent out all the check information created above. That is, in the above example, check information is created by detecting multiple bits constituting a character to be parallelized as explained in FIG.
The result of binary addition of the bits ``'' is subjected to logical AND binary addition in accordance with the binary count of the address counter synchronized with character transmission, as in the previous embodiment, to create check information.

そして、並列伝送情報の溝成ビツトの効果的な検知を行
ない、これに伴なうチエツク情報が作成されるものであ
る。また、この実施例ではビツト毎、キヤラクタ毎の２
値計数加算を行なうようにしたが、もちろん並列伝送情
報直列情報に変換し、前実施例のようにしてチエツク情
報を作成するようにしてもよいものである。Then, the groove formation bits of the parallel transmission information are effectively detected, and check information associated with this is created. In addition, in this embodiment, 2 bits and 2 bits per character
Although value counting and addition is performed, it is of course possible to convert parallel transmission information into serial information and create check information as in the previous embodiment.

以上のようにこの発明によれば、情報の処理、記憶動作
に必要なアドレスカウンタを使用して、非常に簡易化し
てチエツク情報の作成およびチエツク動作を行ない得る
ばかりか、充分少ないチエツク情報により高確度の情報
処理の簡易、高速化等にも非常に大きな効果を発揮する
ものである。As described above, according to the present invention, not only is it possible to greatly simplify the creation of check information and check operation by using the address counter necessary for information processing and storage operations, but also it is possible to perform check information creation and check operations with a sufficiently small amount of check information. It is also extremely effective in simplifying and speeding up accuracy information processing.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はこの発明に係るチエツク情報を説明するための
図、第２図はこの発明の一実施例に係る情報チエツク方
式を利用した情報処理手段を説明する図、第３図は上記
実施例のチエツク情報作成手段を説明する図、第４図は
同じくチエツク情報比較手段を説明する図、第５図はこ
の発明の並列情報にした他の実帷例に係るチエツク情報
作成手段を説明する図である。 １１・・・・・・デイスク、１２，１６・・・・・・内
部記憶装置、１３，１５・・・・・・アドレスカウンタ
、１７，１８・・・・・・チエツク情報作成回路、１９
・・・・・・チエツク回路、２３１〜２３ｎ・・・・・
・アンド回路（論理積動作八３５・・・・・・カウンタ
、３６１〜３６ｎ・・・・・・２値計数回路。FIG. 1 is a diagram for explaining check information according to the present invention, FIG. 2 is a diagram for explaining information processing means using an information check method according to an embodiment of the present invention, and FIG. 3 is a diagram for explaining the above-mentioned embodiment. FIG. 4 is a diagram illustrating the check information comparison means, and FIG. 5 is a diagram illustrating the check information creation means according to another practical example of parallel information according to the present invention. It is. 11... Disk, 12, 16... Internal storage device, 13, 15... Address counter, 17, 18... Check information creation circuit, 19
...Check circuit, 231-23n...
・AND circuit (logical product operation 835...counter, 361-36n...binary counting circuit).

Claims (1)

【特許請求の範囲】[Claims] １ 伝送されるコード化された処理データ情報の書き込
まれる記憶装置と、この記憶装置に対して書き込み番地
を指定する上記データ伝送に同期してバイナリ計数され
るアドレスカウンタと、このアドレスカウンタの計数値
をあらわすｎビットのビット出力線でそれぞれゲート制
御され前記処理データのビット情報がそれぞれ供給され
るｎ個のゲート回路と、このｎ個のゲート回路の出力ビ
ット情報をそれぞれ計数するｎ個の２値計数回路と、前
記処理データ情報を出力させる処理指令の終了に対応し
て上記ｎ個のゲート回路を閉じｎ個の２値計数回路それ
ぞれの計数値を順次読み出してｎビットのチェック情報
として前記記憶装置に書き込み供給する手段とを具備し
たことを特徴とする情報チェック方式。1. A storage device into which transmitted coded processing data information is written, an address counter that specifies a write address for this storage device and performs binary counting in synchronization with the data transmission, and a count value of this address counter. n gate circuits, each of which is gate-controlled by an n-bit bit output line representing the above-described processing data, and each of which is supplied with bit information of the processed data; and n binary values that count the output bit information of each of the n gate circuits. In response to the termination of the processing command for outputting the processing data information from the counting circuit, the n gate circuits are sequentially read out from each of the n binary counting circuits and stored as n-bit check information. An information checking method characterized by comprising means for writing and supplying information to a device.