JPS59851B2 - How to check your home - Google Patents
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- JPS59851B2 JPS59851B2 JP50158642A JP15864275A JPS59851B2 JP S59851 B2 JPS59851 B2 JP S59851B2 JP 50158642 A JP50158642 A JP 50158642A JP 15864275 A JP15864275 A JP 15864275A JP S59851 B2 JPS59851 B2 JP S59851B2
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Description
【発明の詳細な説明】
この発明は、処理あるいは記憶のために伝送される情報
の誤り発生を確実にチェックさせる情報チェック方式に
関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an information checking method that reliably checks the occurrence of errors in information transmitted for processing or storage.
各種情報処理を行なう場合には、情報が正確に伝送され
ているか否かを常にチェックする必要がある。When performing various information processing, it is necessary to constantly check whether the information is being transmitted accurately.
このような情報処理を行なうために使用される情報は、
通常ビット情報を組み合わせたディジタル情報が用いら
れるもので、このディジタル情報のチェックは、例えば
その情報を組み立てるビット情報を計数することにより
行なわれる。すなわち、ある単位情報量、例えば1キャ
ラクタの情報において、その情報を組み立てるビットの
中の「1」となるビット数を計数し、その計数されたビ
ット数が偶数あるいは奇数であるかを判別し、その判別
結果に対応する1つのビット情報を、上記キャラクタ情
報につづいてチェック情報として付加し、一緒にして伝
送させるものである。そして、この伝送情報をチェック
する場合には、キャラクタ情報が伝送される時に、その
「1」となるビット数を計数し、その偶数あるいは奇数
の判別結果と、上記キャラクタ情報につづくチェック情
報とを比較し、その一致検出により情報が正確に伝送さ
れたことを確認チェックするものである。しかし、この
ようなチェック手段では、「1」となるビットの欠除、
雑音信号の混入が、チェックすべき手位情報量内に偶数
個発生した場合には、情報が誤つて伝送されたことを検
出することができない。The information used for such information processing is
Usually, digital information that is a combination of bit information is used, and this digital information is checked, for example, by counting the bit information that composes the information. That is, in a certain unit information amount, for example, information of one character, the number of bits that are "1" among the bits that compose the information is counted, and it is determined whether the counted number of bits is an even number or an odd number, One bit of information corresponding to the determination result is added as check information following the character information and transmitted together. When checking this transmission information, count the number of bits that become "1" when the character information is transmitted, and check the result of determining whether the character information is even or odd and the check information following the character information. This is a check to confirm that the information has been transmitted correctly by comparing the information and detecting a match. However, with such checking means, deletion of a bit that becomes "1",
If an even number of noise signals are mixed into the amount of hand position information to be checked, it is impossible to detect that the information has been erroneously transmitted.
そして、このようなチェックミスの発生をできるだけ少
なくするためには、チェックされる準位情報量をできる
だけ少なくする必要があり、(例えば1キャラクタ毎に
)、そのためのチェック情報量が多くなるばかりか、チ
ェック動作を非常に多数繰り返す必要性がある。また、
このようなチェック動作が煩雑化するにもかかわらず、
常に偶数個の伝送ミスをチェックすることができない状
態は改善されないものである。この発明は上記のような
点に鑑みなされたもので、充分少ないチェック情報量で
伝送される情報を高確度にチェックすることができると
共に、情報の処理動作に関連して効率的にチエツク動作
を行ない得るようにする情報チエツク方式を提供しよう
とするものである。In order to minimize the occurrence of such check errors, it is necessary to minimize the amount of level information to be checked (for example, for each character), which not only increases the amount of information to check. , it is necessary to repeat the check operation a large number of times. Also,
Despite the fact that such checking operations become complicated,
The situation in which it is not always possible to check for an even number of transmission errors cannot be improved. This invention was made in view of the above points, and it is possible to check transmitted information with high accuracy with a sufficiently small amount of check information, and also to efficiently perform check operations related to information processing operations. The purpose of this paper is to provide an information checking method that allows users to perform the following tasks.
まず、この発明における情報のチエツクする方法につい
て説明すると、例えば第1図のAに示すようにして15
の順位番号で示すように直列状にしたビツト情報が伝送
されるものと仮定すると、まず同図のBに示すように1
つおきのビツトを検知してその検知ビツトの中の[1」
となるビツトのみを抽出して計数し、その計数結果が偶
数であるか奇数であるかを判別する。First, to explain the method of checking information in this invention, for example, as shown in A in FIG.
Assuming that serialized bit information is transmitted as shown by the order numbers of
Detects the second bit and selects [1] among the detected bits.
It extracts and counts only the bits that satisfy , and determines whether the counted result is an even number or an odd number.
さらに、同図のC,D,Eにそれぞれ示すように、伝送
ビツト情報を2個づつ2個おきに、4個づつ4個おきに
、8個づつ8個おきにそれぞれ検知し、その中の「1」
となるビツト数をそれぞれ計数してその計数結果が偶数
であるかあるいは奇数であるかを判別し、このB−E図
それぞれに対応する判別結果を「1]あるいは「0」の
ビツト情報で表現し、このビツト情報をチエツク情報と
して用いるようにする。すなわち、図のように15ビツ
トの伝送情報に対しては4ビ トのチエツク情報が付加
されるようになるもので、例えばチエツク情報を16ビ
ツトで構成した場合いは60000ビツト以上もの伝送
情報に対するチエツクを行ない得るようになるものであ
る。第2図は情報処理手段に適用する実施例を説明する
ためのもので、処理された情報および処理すべき情報は
、外部記憶装置例えばデイスク11に対して記憶保存さ
れる。Furthermore, as shown in C, D, and E of the same figure, the transmission bit information is detected every two bits at a time, every four bits at a time, every eight bits at a time, and every eight bits are detected. "1"
Count the number of bits that result in each bit, determine whether the counting result is an even number or an odd number, and express the determination result corresponding to each of the B-E diagrams as bit information of "1" or "0". Then, this bit information is used as check information. In other words, as shown in the figure, 4 bits of check information is added to 15 bits of transmission information.For example, if the check information is composed of 16 bits, or for transmission information of 60,000 bits or more, This will allow you to perform a check. FIG. 2 is for explaining an embodiment applied to an information processing means, in which processed information and information to be processed are stored and saved in an external storage device, for example, a disk 11. In FIG.
このデイスク11からは例えば1トラツク単位で情報が
読み出され、第1の内部記憶装置12に書き込まれるも
ので、この第1の内部記憶装置12に対してはアドレス
カウンタ13からのアドレス指定情報が供給され6情報
の書き込みアドレスが設定されるようになる。この第1
の内部記憶装置12に書き込まれた情報は、また処理時
にアドレスカウンタ13でアドレス指定して読み出され
、処理装置14において適宜演算等の処理が行なわれる
もので、この処理装置14で得られる処理された情報は
アドレスカウンタ15のアドレス指定にしたがつて第2
の内部記憶装置16に書き込まれる。そして、この第2
の内部記憶装置16に対する書き込み情報量が、例えば
デイスク11の1トラツク分に相当する量となつた時に
、第2の内部記憶装置16からデイスク11に書き込み
、記憶保存させるものである。また、第1の内部記憶装
置12からの読み出し信号および処理装置14からの出
力情報信号は、それぞれ第1および第2のチエツク情報
作成回路17,18に供給され、それぞれアドレスカウ
ンタ13,15のアドレス指定情報に対応して第1図で
説明したようなチエツク情報を作成する。そして、第1
のチエツク情報作成回路17で作成されたチエツク情報
は、第1の内部記憶装置12からデータ情報の末尾に対
応して読み出されるチエツク情報とチエツク回路19で
比較し、もし不一致の時にはエラー検出信号を発生し、
デイスク11に対して再読み出し指令を発する。また、
第2のチエツク情報作成回路18で作成されたチエツク
情報は、第2の内部記憶装置16に書き込まれる例えば
デイスク11の1トラツク分に相当する単位情報の末尾
につづいて第2の内部記憶装置16に書き込み、データ
情報と共にデイスク11に書き込まれるようにする。第
3図は上記第2のチエツク情報作成回路18部を例にし
て、チエツク情報作成手段を説明するためのもので、処
理装置14からは処理されたデータ情報がビツト直列の
状態で出力され、オア回路20、アンド回路21.さら
にオア回路22を介して第2の内部記憶装置16に結合
されるようにする。Information is read out from this disk 11, for example, in units of one track, and written to a first internal storage device 12, and addressing information from an address counter 13 is sent to the first internal storage device 12. The write address of 6 information is set. This first
During processing, the information written in the internal storage device 12 is also read out by specifying the address with the address counter 13, and is subjected to processing such as calculations as appropriate in the processing device 14. The received information is transferred to the second address according to the address specification of the address counter 15.
is written to the internal storage device 16 of. And this second
When the amount of information written to the internal storage device 16 reaches an amount equivalent to, for example, one track on the disk 11, the information is written from the second internal storage device 16 to the disk 11 and stored. Further, the readout signal from the first internal storage device 12 and the output information signal from the processing device 14 are supplied to first and second check information generation circuits 17 and 18, respectively, and the addresses of the address counters 13 and 15 are respectively supplied. Check information as explained in FIG. 1 is created corresponding to the specified information. And the first
The check information created by the check information creation circuit 17 is compared with the check information read from the first internal storage device 12 corresponding to the end of the data information in the check circuit 19, and if there is a mismatch, an error detection signal is generated. occurs,
A reread command is issued to the disk 11. Also,
The check information created by the second check information creation circuit 18 is written into the second internal storage device 16 following the end of unit information corresponding to one track of the disk 11, for example. , so that it is written to the disk 11 together with the data information. FIG. 3 is for explaining the check information creation means using the second check information creation circuit 18 as an example, in which processed data information is output from the processing device 14 in the form of bit series, OR circuit 20, AND circuit 21. Furthermore, it is coupled to the second internal storage device 16 via the OR circuit 22.
同時に、処理装置14からの出力データ情報は、アンド
回路231,232・−・23。にもそれぞれ供給する
。上記第2の内部記憶装置16に対して書き込みおよび
読み出しのアドレス指定を行なうアドレスカウンタ15
は、バイナリ計数回路で構成されるもので、このアドレ
スカウンタ15からの計数値をあられす各ビツトそれぞ
れに対応する出力線はデコーダ24に供給し、このデコ
ーダ24の出力信号で第2の内部記憶装置16にアドレ
ス指定動作を行なうようにする。At the same time, output data information from the processing device 14 is sent to AND circuits 231, 232, . . . , 23. We also supply each. Address counter 15 for specifying write and read addresses for the second internal storage device 16
is composed of a binary counting circuit, and output lines corresponding to each bit of the count value from the address counter 15 are supplied to a decoder 24, and the output signal of this decoder 24 is used to input a second internal memory. Device 16 is caused to perform addressing operations.
この場合、アドレスカウンタ15の計数値はnビツトで
構成され、その各ビツトに対応するn本の出力線はそれ
ぞれ前記アンド回路231,232・・・23nに接続
し、アドレスカウンタ15の計数値に対応するnビツト
の信号で、アンド回路231,232・・・23nのゲ
ートを制御させるようにする。また、この装置において
は前述したように第2の内部記憶装置16には、情報保
存を行なうデイスク11の1トラツク分に相当する量の
情報を単位情報として書き込むもので、この第2の内部
記憶装置16に弔位情報量が書き込まれるまでの間、処
理指令が発生される。In this case, the count value of the address counter 15 is composed of n bits, and the n output lines corresponding to each bit are connected to the AND circuits 231, 232...23n, and the count value of the address counter 15 is The corresponding n-bit signals are used to control the gates of the AND circuits 231, 232, . . . , 23n. Further, in this device, as described above, an amount of information corresponding to one track of the disk 11 for storing information is written as unit information in the second internal storage device 16. A processing command is generated until the amount of funeral information is written into the device 16.
この第2の記憶装置16に対する書き込み情報量は、例
えばアドレスカウンタ15の計数値を図示しない手段で
検知するようにすればよい。そして、上記処理指令は処
理装置14に指令として供給すると共に、オア回路25
,26を介してアドレスカウンタ15に対して計数歩進
指令として供給し、処理動作を行なう処理装置14から
の処理データ情報をアドレスシフトLながら第2の内部
記憶装置16に書き込むようにする。The amount of information written to the second storage device 16 may be detected by, for example, the count value of the address counter 15 by means not shown. The processing command is supplied to the processing device 14 as a command, and the OR circuit 25
, 26 as a count increment instruction to the address counter 15, and the processing data information from the processing device 14 that performs the processing operation is written into the second internal storage device 16 while the address is shifted L.
上記処理指令信号はまた終了検出回路27に供給され、
この終了検出回路27からの出力信号はオア回路25お
よびアンド回路28にゲート信号として供給する。上記
終了検出回路27は、例えば処理指令信号の立ち下りを
検知する例えばワンシヨツト回路で構成されるもので、
コード発生回路29からのフアイルエンドコード「Fe
」をアンド回路28から取り出し、オア回路20を介し
て第2の記憶装置16に処理された単位量のデータ情報
の末尾に挿入記憶させるようにする。そして、終了検出
回路27からのワンシヨツト信号は、さらにオア回路2
5を介してアドレスカウンタ15に歩進指令として供給
し、前記コード「Fe]の内部記憶装置16に対する書
き込みアドレスを指定させる。また、オア回路25から
の出力信号は、上記同様に構成される終了検出回路30
に供給され、処理指令につづく終了検出回路27のワン
シヨツト出力が立ち下つた時にワンシヨツト出力を発生
L、フリツプーフロツプ回路31をセツトさせる。The processing command signal is also supplied to the end detection circuit 27,
The output signal from the end detection circuit 27 is supplied to the OR circuit 25 and the AND circuit 28 as a gate signal. The end detection circuit 27 is composed of, for example, a one-shot circuit that detects the falling edge of the processing command signal, and
The file end code “Fe” from the code generation circuit 29
'' is taken out from the AND circuit 28 and inserted and stored in the second storage device 16 via the OR circuit 20 at the end of the processed unit amount of data information. Then, the one shot signal from the end detection circuit 27 is further transmitted to the OR circuit 2.
5 as an increment command to the address counter 15 to designate the write address of the code "Fe" to the internal storage device 16. Further, the output signal from the OR circuit 25 is supplied to the address counter 15 as an increment command through the Detection circuit 30
When the one-shot output of the end detection circuit 27 following the processing command falls, a one-shot output is generated L, and the flip-flop circuit 31 is set.
このフリツプフロツプ回路31のセツト時出力信号は、
オア回路26に供給すると共に、アンド回路32にゲー
ト信号として与え、またそのセツト時出力端子にインバ
ータ33,34を接続L、インバータ33の出力信号を
アンド回路21にゲート信号として与え、さらにインバ
ータ34の出力信号をアンド回路231,232・・・
23nそれぞれにゲート信号として供給する。また、フ
リツプフロツプ回路31のセツト時には、n+1進のカ
ウンタ35に対して計数歩進指令を与える。上記アンド
回路231,232・・・23nからの出力信号は、そ
れぞれバイナリフリツプフロツプで構成される2値計数
回路361,362・・・36nに計数指令信号として
供給するもので、この2値計数回路361,362・・
・36。The output signal of this flip-flop circuit 31 when set is:
The output signal of the inverter 33 is supplied to the AND circuit 21 as a gate signal, and the inverter 33 and 34 are connected to the output terminals at the time of setting. The output signals of AND circuits 231, 232...
23n as a gate signal. Further, when setting the flip-flop circuit 31, a counting increment command is given to the n+1 counter 35. The output signals from the AND circuits 231, 232, . Counting circuits 361, 362...
・36.
の計数値は、アンド回路371,372・・・37nを
介して読み取られ、オア回路38を介して前記アンド回
路32に導かれる。そして、上記アンド回路371,3
72・・・37。は、カウンタ35の「1」〜「n」の
各計数値に対応してゲートb号開かれ、カウンタ35の
「n+1」計数時にフリツプフロツプ回路31および2
値計数回路361,362・・・36。にリセツト指令
を与えるようにしてなる。すなわち、上記装置において
初期伏態においてはフリツプフロツプ回路31、2値計
数回路36,〜36。The count value is read through the AND circuits 371, 372, . And the above AND circuit 371,3
72...37. Gate b is opened corresponding to each count value of "1" to "n" of the counter 35, and when the counter 35 counts "n+1", the flip-flop circuits 31 and 2 are opened.
Value counting circuits 361, 362...36. A reset command is given to the That is, in the above device in the initial state, the flip-flop circuit 31 and the binary counting circuits 36, -36.
がりセツト設定されているもので、この時にはアンド回
路21のゲートt)3開かれ、アンド回路23,〜23
。にもゲート信号の与えられる伏態になつている。そし
て、この伏態で処理指令を発すると、処理装置14にお
いて第1の内部記憶装置12から情報を読み出して適宜
処理し、その処理されたデータ情報信号はアンド回路2
1を介して第2の内部記憶装置16に結合されるように
なる。この時、処理指令信号の発生により、アドレスカ
ウンタ15も駆動されているものであるため、第1の内
部記憶装置16においては処理装置14からのデータ信
号をアドレス指定にしたがつて書き込み記憶する。また
、アドレスカウンタ15の計数駆動に対応して、そのバ
イナリ計数値を表現する複数のビツト信号は、アンド回
路231〜23nのゲートを制御し、アンド回路231
では第1のBに示した伏態で、アンド回路232では同
じくC図に示した伏態、以後アンド回路233〜23n
では順次バイナリ周期状態で処理装置14からのデータ
情報を構成する直列ビツト情報を検知するようになる。
そして、アンド回路231〜23nでそれぞれ検知され
るビツト情報が「1」の時に、対応する2値計数回路3
61〜36nを2値計数歩進させるようにする。すなわ
ち、処理装置14からの「1」となるビツト情報と、ア
ドレスカウンタ15の複数のビツトそれぞれに対応する
出力線との論理積を、その各出力線に対応して取り出し
、それぞれ2値計数するようになるもので、2値計数回
路361〜36。At this time, the gate t)3 of the AND circuit 21 is opened, and the AND circuits 23, to 23
. It has also become prone to receiving gate signals. When a processing command is issued in this state, the processing device 14 reads information from the first internal storage device 12 and processes it as appropriate, and the processed data information signal is sent to the AND circuit 2.
1 to the second internal storage device 16. At this time, since the address counter 15 is also driven by the generation of the processing command signal, the data signal from the processing device 14 is written and stored in the first internal storage device 16 according to the address specification. In addition, in response to the counting drive of the address counter 15, a plurality of bit signals expressing the binary count value control the gates of the AND circuits 231 to 23n, and the AND circuit 231
Then, the AND circuit 232 is in the down state shown in Figure C, and the AND circuits 233 to 23n are in the down state shown in the first diagram B.
Then, the serial bit information constituting the data information from the processing device 14 is sequentially detected in a binary period state.
Then, when the bit information detected by each of the AND circuits 231 to 23n is "1", the corresponding binary counting circuit 3
61 to 36n are made to advance by binary counting. That is, the logical product of the bit information that becomes "1" from the processing device 14 and the output lines corresponding to each of the plurality of bits of the address counter 15 is extracted for each output line, and each bit is counted in binary terms. The binary counting circuits 361 to 36 are as follows.
それぞれでは第1図を参照して説明したようなチエツク
情報を計数作成するようになる。このようにして、チエ
ツク情報を計数作成しながら処理装置14からの情報を
第2の内部記憶装置16に書き込むもので、この第2の
内部記憶装置16に対する記憶情報量t)3所定量に達
した時に処理指+t)3立ち下がり、終了検出回路27
からワンシヨツト出力が発生される。In each case, check information as described with reference to FIG. 1 is counted and created. In this way, the information from the processing device 14 is written into the second internal storage device 16 while counting and creating check information, and the amount of information stored in the second internal storage device 16 reaches a predetermined amount t)3. When the processing finger +t)3 falls, the end detection circuit 27
One shot output is generated from.
そして、このワンシヨツト出力によりアンド回路28の
ゲートを開き、オア回路26を介してアドレスカウンタ
15を駆動して、フアイルエンドコード「Fe」を第2
の記憶装置16の記憶情報の後尾に付加するもので、そ
のワンシヨツト出力の立ち下りに対応して終了検出回路
30から出力を発生し、フリツプフロツプ回路31をセ
ツトする。このフリツプフロツプ回路31がセツトされ
ると、アンド回路23,〜23。のゲートが閉じられる
と共に、アンド回路21に替つてアンド回路32のゲー
トが開かれ、カウンタ35の計数が開始される。このよ
うにして、カウンタ35が計数開始されると、その計数
値に対応してアンド回路371〜37。のゲートが順次
開かれ、2値計数回路361〜36。の各計数値情報が
、各1ビツトのチエツク情報として直列的に読み出され
、オア回路38およびアンド回路32を介して、第2の
内部記憶装置16にnビツトのチエツク情報として書き
込まれるようになる。この時、フリツプフロツプ回路3
1のセツト時出力信号は、オア回路26を介してアドレ
スカウンタ15にアドレスシフト指令として供給されて
いる。すなわち、カウンタ35が「n]まで計数される
ことにより作成されたnビツトのチエツク情報が読み取
られ、フアイルエンドコード「Fe]につづいて第2の
記憶装置16に書き込まれるもので、このチエツク情報
の書き込みの終了されたカウンタ35の[n+1」計数
時にフリツプフロツプ回路31.2値計数回路361〜
36nがりセツトされ、初期状態にもどされる。Then, this one shot output opens the gate of the AND circuit 28, drives the address counter 15 via the OR circuit 26, and sets the file end code "Fe" to the second
The end detection circuit 30 generates an output in response to the fall of the one-shot output, and the flip-flop circuit 31 is set. When this flip-flop circuit 31 is set, AND circuits 23, -23. At the same time, the gate of the AND circuit 32 is opened instead of the AND circuit 21, and the counter 35 starts counting. In this way, when the counter 35 starts counting, AND circuits 371 to 37 are activated in response to the counted value. The gates of the binary counting circuits 361 to 36 are sequentially opened. Each count value information is serially read out as 1-bit check information and written to the second internal storage device 16 as n-bit check information via the OR circuit 38 and the AND circuit 32. Become. At this time, flip-flop circuit 3
The output signal when set to 1 is supplied to the address counter 15 via the OR circuit 26 as an address shift command. That is, the n-bit check information created by the counter 35 counting up to "n" is read and written to the second storage device 16 following the file end code "Fe". When the counter 35 counts [n+1] after the writing of the flip-flop circuit 31, the binary counting circuit 361~
36n is reset and returned to the initial state.
そして、図示しない手段で第2の内部記憶装置16の記
憶情報をデイスク11の所定トラツクに書き込み、再び
処理指令を発生させて上記情報処理、記憶動作を繰り返
し行なわせるものである。上記のようなチエツク情報作
成手段は、第1のチエツク情報作成回路17においても
同様に行なわれるもので、第4図に示すように第1の内
部記憶装置12に対するアドレスカウンタ13のバイナ
リ計数信号がチエツク情報作成回路17にビツト検知の
ための論理積信号として供給する。The information stored in the second internal storage device 16 is then written to a predetermined track on the disk 11 by means not shown, and a processing command is generated again to repeat the information processing and storage operations. The check information creation means described above is similarly performed in the first check information creation circuit 17, and as shown in FIG. It is supplied to the check information creation circuit 17 as an AND signal for bit detection.
そして、アドレスカウンタ13のバイナリ計数値信号は
、デコーダ39を介して内部記憶装置12にアドレス番
地信号として供給する。ここで、アドレスカウンタ13
は指令回路40からのオア回路41を介して結合される
処理読み出し指令により計数歩進されるもので、第2の
内部記憶装置12からの読み出し信号は、前述したよう
に処理装置14に導かれる。また、この第2の内部記憶
装置12の読み出し申位情報のデータ部の後尾にあるフ
アイルエンドコード「Fe」はコード検出回路42で検
知され、コード「Fe〉の読み出し検出時にワンシヨツ
ト回路43を駆動し、このワンシヨツト出力をオア回路
41に供給してデータ情報につづくチエツク情報を第2
の内部記憶装置12から読み出させると共に、チエツタ
回路19に比較指令を、チエツク情報作成回路17に作
成されたチエツク情報の読み取し指令を与える。そして
、このチエツク情報作成回路17からの作成チエツク情
報と、記憶装置12からの読み出しチエツク情報とを比
較し、一致あるいは不一致の結果を指令回路40に与え
る。すなわち、チエツク回路19で一致出力が得られれ
ば、処理装置14に与えられた伝送情報b卜正確である
ことを証明するものであり、また不一致の時は処理装置
14に与えられたデータ情報に誤りのあることを証明し
、デイスク11から再度読み出し、第1の内部記憶装置
12に対する書き込み情報を訂正するものである。The binary count value signal of the address counter 13 is then supplied to the internal storage device 12 as an address signal via the decoder 39. Here, address counter 13
is incremented by a processing read command coupled via the OR circuit 41 from the command circuit 40, and the read signal from the second internal storage device 12 is guided to the processing device 14 as described above. . Furthermore, the file end code "Fe" at the end of the data section of the readout information of the second internal storage device 12 is detected by the code detection circuit 42, and when the readout of the code "Fe> is detected, the one shot circuit 43 is driven. Then, this one-shot output is supplied to the OR circuit 41 to output the check information following the data information to the second circuit.
At the same time, a comparison command is given to the checker circuit 19, and a command to read the created check information is given to the check information creation circuit 17. The generated check information from the check information generating circuit 17 is compared with the read check information from the storage device 12, and the result of coincidence or mismatch is given to the command circuit 40. That is, if a matching output is obtained from the check circuit 19, it proves that the transmitted information given to the processing device 14 is accurate, and if there is a mismatch, the data information given to the processing device 14 is verified. This proves that there is an error, reads the information from the disk 11 again, and corrects the information written to the first internal storage device 12.
上記実施例では云送情報が直列状である場合について示
したものであるが、これはキヤラクタ単位で並列にした
並列云送情報の場合も同様に実施し得る。In the above embodiment, the case where the message information is serial is shown, but this can be implemented in the same way in the case of parallel message information which is arranged in parallel on a character-by-character basis.
第5図は並列情報の場合のチエツク情報作成手段の例を
示すもので、4ビツトで1キヤラクタが構成される場合
、その各ビツトはラインL1〜L4に並列的に云送され
る。そして、ハーフアダー44で4ビツトの並列情報を
第1図のBで説明したように1ビツトおきに検知すると
共に、ハーフアダー45で同じくC図のように2ビツト
づつ2ビツトおきになるようにビツト検知し、「1」と
なるビツト数が偶数の時に「0」、奇数の時に「1」の
出力を取り出すようにしてなる。また、ハーフアダー4
6ではハーフアダー45で残された2ビツトを検知し、
[1」となるビツト数が奇数の時に「1」の出力を得る
もので、ハーフアダー45,46の出力はさらにハーフ
アダー47に供給し、ラインL1〜L4に伝送される並
列情報をキヤラクタ単位で検知し、そのキヤラクタを構
成する「1」となるビツト数を計数するようにする。そ
して、その[1」となるビツト数/l)3奇数である場
合に「1」の出力信号を発生する。そして、ラインL1
〜L4の並列情報はオア回路48a〜48dをそれぞれ
介して、図示しない例えば記憶装置に導くようにする。
上記ハーフアダー44,45の出力信号は、それぞれア
ンド回路49a,49bを介して2値計数回路50a,
50bに供給する。FIG. 5 shows an example of the check information creation means in the case of parallel information. When one character is composed of 4 bits, each bit is sent in parallel to lines L1 to L4. Then, the half adder 44 detects the 4-bit parallel information every other bit as explained in B of FIG. However, when the number of bits that become "1" is even, "0" is output, and when it is odd, "1" is output. Also, half adder 4
6 detects the 2 bits left by half adder 45,
When the number of bits that become [1] is an odd number, an output of "1" is obtained.The outputs of the half adders 45 and 46 are further supplied to the half adder 47, and the parallel information transmitted to the lines L1 to L4 is detected in character units. Then, the number of bits constituting the character that are "1" is counted. Then, if the number of bits that become [1]/l)3 is an odd number, an output signal of "1" is generated. And line L1
The parallel information of ~L4 is led to, for example, a storage device (not shown) via OR circuits 48a to 48d, respectively.
The output signals of the half adders 44 and 45 are passed through AND circuits 49a and 49b to binary counting circuits 50a and 45, respectively.
50b.
また、ハーフアダー回路47の出力信号は、アンド回路
511〜51。に供給し、このアンド回路511〜51
。からの出力信号はそれぞれ2値計数回路521〜52
2に計数信号として供給する。上記アンド回路511〜
51nは第3図の場合と同様に情報の書き込まれるアド
レスカウンタのバイナリ計数値をあられすnビツトの各
ビツト信号でゲート制御されるものであり、またアンド
回路49a,49bと共に、フリツプフロツプ回路53
のりセツト時にインバータ54の出力信号でゲート制御
されるものである。フリツプフロツプ回路53は第3図
に示したフリツプフロツプ回路31と同様に、常時はり
セツト伏態にあり、データ情報伝送終了に対応してセツ
トされるもので、そのセツト時にカウンタ56を駆動し
て分配回路56を制御し、2値計数回路50a,50b
,521〜52nの2値計数値を4個づつ組みにして並
列的に読み取り、並列4ビツトのチエツク情報としてオ
ア回路48a〜48dに結合する。そして、上記作成さ
れたチエツク情報を全て送り出したカウンタ55の最終
計数時にフリツプフロツプ回路53をりセツトするもの
である。すなわち、上記例では並列化されるキヤラクタ
を構成する複数ビツトを、第1図で説明したように検知
してチエツク情報を作り、さらにキヤラクタ単位に「1
」となるビツトを2値加算した結果を、キヤラクタ伝送
に同期したアドレスカウンタのバイナリ計数に合わせて
前実施例と同様に論理積2値加算してチエツク情報を作
成するようにしている。Further, the output signal of the half adder circuit 47 is sent to AND circuits 511-51. and this AND circuit 511-51
. The output signals from the respective binary counting circuits 521 to 52
2 as a count signal. The above AND circuit 511~
Similarly to the case of FIG. 3, 51n is gate-controlled by each n-bit signal that controls the binary count value of the address counter into which information is written.
The gate is controlled by the output signal of the inverter 54 at the time of reset. Like the flip-flop circuit 31 shown in FIG. 3, the flip-flop circuit 53 is always in the reset state and is set in response to the completion of data information transmission. 56, binary counting circuits 50a, 50b
, 521-52n are read in parallel in sets of four, and are coupled to OR circuits 48a-48d as parallel 4-bit check information. Then, the flip-flop circuit 53 is reset at the time of the final count of the counter 55, which has sent out all the check information created above. That is, in the above example, check information is created by detecting multiple bits constituting a character to be parallelized as explained in FIG.
The result of binary addition of the bits ``'' is subjected to logical AND binary addition in accordance with the binary count of the address counter synchronized with character transmission, as in the previous embodiment, to create check information.
そして、並列伝送情報の溝成ビツトの効果的な検知を行
ない、これに伴なうチエツク情報が作成されるものであ
る。また、この実施例ではビツト毎、キヤラクタ毎の2
値計数加算を行なうようにしたが、もちろん並列伝送情
報直列情報に変換し、前実施例のようにしてチエツク情
報を作成するようにしてもよいものである。Then, the groove formation bits of the parallel transmission information are effectively detected, and check information associated with this is created. In addition, in this embodiment, 2 bits and 2 bits per character
Although value counting and addition is performed, it is of course possible to convert parallel transmission information into serial information and create check information as in the previous embodiment.
以上のようにこの発明によれば、情報の処理、記憶動作
に必要なアドレスカウンタを使用して、非常に簡易化し
てチエツク情報の作成およびチエツク動作を行ない得る
ばかりか、充分少ないチエツク情報により高確度の情報
処理の簡易、高速化等にも非常に大きな効果を発揮する
ものである。As described above, according to the present invention, not only is it possible to greatly simplify the creation of check information and check operation by using the address counter necessary for information processing and storage operations, but also it is possible to perform check information creation and check operations with a sufficiently small amount of check information. It is also extremely effective in simplifying and speeding up accuracy information processing.
第1図はこの発明に係るチエツク情報を説明するための
図、第2図はこの発明の一実施例に係る情報チエツク方
式を利用した情報処理手段を説明する図、第3図は上記
実施例のチエツク情報作成手段を説明する図、第4図は
同じくチエツク情報比較手段を説明する図、第5図はこ
の発明の並列情報にした他の実帷例に係るチエツク情報
作成手段を説明する図である。
11・・・・・・デイスク、12,16・・・・・・内
部記憶装置、13,15・・・・・・アドレスカウンタ
、17,18・・・・・・チエツク情報作成回路、19
・・・・・・チエツク回路、231〜23n・・・・・
・アンド回路(論理積動作八35・・・・・・カウンタ
、361〜36n・・・・・・2値計数回路。FIG. 1 is a diagram for explaining check information according to the present invention, FIG. 2 is a diagram for explaining information processing means using an information check method according to an embodiment of the present invention, and FIG. 3 is a diagram for explaining the above-mentioned embodiment. FIG. 4 is a diagram illustrating the check information comparison means, and FIG. 5 is a diagram illustrating the check information creation means according to another practical example of parallel information according to the present invention. It is. 11... Disk, 12, 16... Internal storage device, 13, 15... Address counter, 17, 18... Check information creation circuit, 19
...Check circuit, 231-23n...
・AND circuit (logical product operation 835...counter, 361-36n...binary counting circuit).
Claims (1)
まれる記憶装置と、この記憶装置に対して書き込み番地
を指定する上記データ伝送に同期してバイナリ計数され
るアドレスカウンタと、このアドレスカウンタの計数値
をあらわすnビットのビット出力線でそれぞれゲート制
御され前記処理データのビット情報がそれぞれ供給され
るn個のゲート回路と、このn個のゲート回路の出力ビ
ット情報をそれぞれ計数するn個の2値計数回路と、前
記処理データ情報を出力させる処理指令の終了に対応し
て上記n個のゲート回路を閉じn個の2値計数回路それ
ぞれの計数値を順次読み出してnビットのチェック情報
として前記記憶装置に書き込み供給する手段とを具備し
たことを特徴とする情報チェック方式。1. A storage device into which transmitted coded processing data information is written, an address counter that specifies a write address for this storage device and performs binary counting in synchronization with the data transmission, and a count value of this address counter. n gate circuits, each of which is gate-controlled by an n-bit bit output line representing the above-described processing data, and each of which is supplied with bit information of the processed data; and n binary values that count the output bit information of each of the n gate circuits. In response to the termination of the processing command for outputting the processing data information from the counting circuit, the n gate circuits are sequentially read out from each of the n binary counting circuits and stored as n-bit check information. An information checking method characterized by comprising means for writing and supplying information to a device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP50158642A JPS59851B2 (en) | 1975-12-26 | 1975-12-26 | How to check your home |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP50158642A JPS59851B2 (en) | 1975-12-26 | 1975-12-26 | How to check your home |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5279845A JPS5279845A (en) | 1977-07-05 |
JPS59851B2 true JPS59851B2 (en) | 1984-01-09 |
Family
ID=15676162
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP50158642A Expired JPS59851B2 (en) | 1975-12-26 | 1975-12-26 | How to check your home |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59851B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60112154A (en) * | 1983-11-24 | 1985-06-18 | Hitachi Ltd | Detection system of error |
-
1975
- 1975-12-26 JP JP50158642A patent/JPS59851B2/en not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5279845A (en) | 1977-07-05 |
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