JPS5979311A - Sequence controlling device - Google Patents
Sequence controlling deviceInfo
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- JPS5979311A JPS5979311A JP18902682A JP18902682A JPS5979311A JP S5979311 A JPS5979311 A JP S5979311A JP 18902682 A JP18902682 A JP 18902682A JP 18902682 A JP18902682 A JP 18902682A JP S5979311 A JPS5979311 A JP S5979311A
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- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
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Abstract
Description
【発明の詳細な説明】
本発明は、シーケンス制御装置に係わり、特に入力信号
として少なくとも低速及び高速とに区別し得る二種の入
力信号に応答してシーケンスの制御を行ない得るものに
関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a sequence control device, and more particularly to an apparatus capable of controlling a sequence in response to at least two types of input signals that can be distinguished into low speed and high speed.
従来、シーケンス制御装置は該シーケンス制御をマイク
ロコンピュータにより行い、予めユーザーφ；プログラ
ミングしたプログラムをシステムプログラム鱒；順次解
析し、処理の最初に入力を取込み処理の最後で出力を出
す方式を採っており、内部処理時間が３０ｍ８以上のも
の廼（一般的である。Conventionally, sequence control devices perform sequence control using a microcomputer, and use a method in which programs programmed in advance by the user are sequentially analyzed by the system program, and input is taken in at the beginning of processing and output is output at the end of processing. , the internal processing time is 30m8 or more (general).
従って該入力信号のパルス幅も、前記内部処理時間以上
の入力であることが必須である。ここで前記入力信号が
例えば、１ｍ８以下の高速信号に応答しなけｉｔばなら
ない場合は、前述した方式では不可能である。このため
、高速の入力取込み処理を完全にハードウェアにより行
ない、低速の入力取込処理をソフトウェアにより行なう
等、入力の応答を高速と低速とに完全に分離してシーケ
ンス制御を行なうものが考えられている。しかしながら
このものに於いては、前記高速入力及び低速入力に対す
るそれぞれの処理、即ち〜速処靭と低速処理は完全に独
立して起動されることになり、従って高速入力と低速入
力とのＡＮＤもしくはＤＲ論理の制御が、困難であり、
複雑なシーケンス制御ができないこと、シーケンス制御
装置のハードウェアが複雑になりコスト高になる等の欠
点廼２有った。Therefore, it is essential that the pulse width of the input signal is longer than the internal processing time. Here, if the input signal has to respond to a high-speed signal of, for example, 1m8 or less, the above-mentioned method is not possible. For this reason, it is conceivable to perform sequence control by completely separating the input response into high-speed and low-speed input responses, such as performing high-speed input acquisition processing completely by hardware and low-speed input acquisition processing by software. ing. However, in this case, the respective processes for the high-speed input and low-speed input, that is, ~speed processing and low-speed processing, are activated completely independently, and therefore, the AND or It is difficult to control the DR logic,
There are two drawbacks, such as not being able to perform complex sequence control, and the hardware of the sequence control device being complicated, resulting in high costs.
本発明は上記欠点に鑑み、その目的とするところは、入
力１．４号として低速及び高速とに区別し、二種の入力
ｉｇ号に応答して、高速・低速入力の論理制御ａｌを一
体的に行なえるようにしたシーケンス制御装置を提供す
るにある。In view of the above drawbacks, the present invention aims to distinguish between low speed and high speed as inputs 1 and 4, and integrate logic control al of high speed and low speed inputs in response to two types of inputs ig. To provide a sequence control device that can perform
即ち、本発明はシーケンス制御をマイクロコンピュータ
により行なうシーケンス制御装置に於いて、シーケンス
制御を行なうプログラムを高速処理と低速処理に分離し
、高速処理プログラムを低速処理プログラム内にサブル
ーチン方式により分散配置せしめ、各々分離された低速
処理プログラムとムと前記高速処理プログラムの一対の
組合せをブロックとして構成し、このブロックのランニ
ング最大時間を高速入力の１パルス時間の最小値より小
さくなる如く設定し、これらのブロックを順次に配置構
成したことを特徴とするものである。That is, the present invention provides a sequence control device in which sequence control is performed by a microcomputer, in which a program for performing sequence control is separated into high-speed processing and low-speed processing, and the high-speed processing program is distributed within the low-speed processing program using a subroutine method. A pair of combinations of the low-speed processing program and the high-speed processing program, which are each separated, are configured as a block, and the maximum running time of this block is set to be smaller than the minimum value of one pulse time of the high-speed input. It is characterized by sequentially arranging and configuring.
以下１本発明の一実施例を図面に基づき詳述する。第１
図に於いて１はシーケンス制御装置の本体であり、２は
入力端子群で−その中で２Ａは低速入力端子群、２Ｂは
高速入力端子群、３は前記入力端子群２の数に１＝１に
対応して設けられた入力表示部、４け発光ダイオード等
により、本装置の種々状態表示を行なう表示手段として
の表示部である。５は前記入力表示部３と同様に、出力
端子群６に対応して設けられた出力表示部である。An embodiment of the present invention will be described below in detail based on the drawings. 1st
In the figure, 1 is the main body of the sequence control device, 2 is a group of input terminals - among them, 2A is a group of low-speed input terminals, 2B is a group of high-speed input terminals, and 3 is the number of input terminals 2, which is equal to 1. This is a display section that serves as a display means for displaying various statuses of the apparatus using an input display section provided corresponding to 1, four light emitting diodes, and the like. Similarly to the input display section 3, 5 is an output display section provided corresponding to the output terminal group 6.
７は出力リレ一群、８Ｉ−ｉ電源スイッチである。本体
１の内部には制御部が内蔵されており、この構成を第２
図に基づき説明する。第２図に於いて。7 is a group of output relays and 8I-i power switch. A control unit is built inside the main body 1, and this configuration is
This will be explained based on the diagram. In Figure 2.
９は論理演算を主体とする中央演算処理部（以下ＣＰＵ
と称する。）、１０はシーケンス制御装置としての処理
手順を記憶した読出し専用のリード・オンリイ・メモリ
（以下、システムＲＯＭと称する。）、１１は前記入力
端子群２を接続する入力部であり、本発明に於いては入
力端子群２は第１図に示す如く、低速入力端子群、２人
と高速入力端子群２Ｂに分離して配置されている。それ
故。9 is a central processing unit (hereinafter referred to as CPU) that mainly performs logical operations.
It is called. ), 10 is a read-only memory (hereinafter referred to as system ROM) that stores processing procedures as a sequence control device, and 11 is an input section for connecting the input terminal group 2. As shown in FIG. 1, the input terminal group 2 is arranged separately into a low-speed input terminal group, a two-person input terminal group, and a high-speed input terminal group 2B. Therefore.
これらと接続される入力部も当然ながら第２図に示す如
く、低速入力部１１Ａ及び高速入力部１１Ｂを構成して
いる。即ち入力端子群２より入力された入力信号はフォ
トカプラ１２を介して取込まれるか、入力信号のパルス
を前記ＣＰＵ９が検知できるか否かは図に示す抵抗Ｒと
コンデンサＣの容量で決定される時定数の大きさに関係
する。そｉｔ故、第３図に示す如く、高速入力取込用の
パルス時間ｔに追従可能に適切な時定数に予め設定され
ている。抵抗もしくはコンデンサのいずれかの値を変え
ることにより時定数を変えることができる≠２本発明に
於いては高速人力＠１１Ｂ側の抵抗Ｈの値を低速入力部
１１Ａ側の抵抗値の約１０分の１程に小さくして、高速
入力信号のパルスに応答可能に構成している。１３は前
記出力端子群６を接続するための出力部、１４はＣＰＵ
９から表示用データを受付け、前記表示部４へ表示する
表示作用等の制御の一切を行なうキーボード制御部であ
る。又、前記ＣＰＵ９の内部には自由に読出し、書込可
能なシステムＲＡＭ１１；内蔵されている。次に前記シ
ステムＲＯＭ１．０に記憶されるプログラムの構成を第
４図に基づいて説明する。As shown in FIG. 2, the input sections connected to these also constitute a low-speed input section 11A and a high-speed input section 11B. That is, whether the input signal input from the input terminal group 2 is taken in via the photocoupler 12 and whether the CPU 9 can detect the pulse of the input signal is determined by the capacitance of the resistor R and capacitor C shown in the figure. It is related to the size of the time constant. Therefore, as shown in FIG. 3, an appropriate time constant is set in advance so as to be able to follow the pulse time t for high-speed input acquisition. The time constant can be changed by changing the value of either the resistor or the capacitor ≠ 2 In the present invention, the value of the resistance H on the high-speed human power @ 11B side is approximately 10 minutes of the resistance value on the low-speed input section 11A side. It is configured to be as small as 1 in order to be able to respond to pulses of high-speed input signals. 13 is an output unit for connecting the output terminal group 6; 14 is a CPU
This is a keyboard control section that receives display data from 9 and performs all controls such as displaying on the display section 4. Furthermore, a system RAM 11 that can be freely read and written is built into the CPU 9. Next, the structure of the program stored in the system ROM 1.0 will be explained based on FIG. 4.
プログラムの先頭には前記システムＲＡＭ１５の００ク
リア、前記キーボード制御部１４の初期設定等の処理を
行なうべきイニシャライズのプログラムが配置されてお
り、以下高速入力を取込み。At the beginning of the program is placed an initialization program that performs processing such as clearing the system RAM 15 to 00 and initializing the keyboard control section 14, and then takes in high-speed input.
高速入力の種類に対応して１種々高速処理として行なわ
なければならないシーケンスの制御を行なつ高速処理の
プログラムと、低速入力を取込み、低速入力の種類に対
応して、種々低速処理として行なわなければならないシ
ーケンスの制御を行なう低速処理のプログラムと≠；一
対のプログラムとして配置されており、１個のまとまっ
たプログラム、即ちブロック１６を構成している。前記
高速処理のプログラムは、サブルーチンとして構成すれ
ている。前記ブロック１６の次には前述したと同一内容
の高速処理のプログラムが、再び低速処理プログラムと
組合わされブロック１７を構成シている。このブロック
１７の低速処理プログラムは前述したブロック１６の低
速処理プログラムとは内容を異にするものであり、当然
ながら、ブロック１６の低速処理プログラムで制御した
シーケンスの次のシーケンスの制御を行なうものである
。There is a high-speed processing program that controls the sequence that must be performed as one type of high-speed processing in response to the type of high-speed input, and a high-speed processing program that takes in low-speed input and must be performed as various low-speed processing in response to the type of low-speed input. The program is arranged as a pair of programs, including a low-speed processing program that controls sequences that cannot be executed, and constitutes one integrated program, that is, block 16. The high-speed processing program is configured as a subroutine. Next to the block 16, a high-speed processing program having the same contents as described above is again combined with a low-speed processing program to form a block 17. This low-speed processing program in block 17 is different in content from the low-speed processing program in block 16 described above, and naturally controls the sequence following the sequence controlled by the low-speed processing program in block 16. be.
以下、同様にブロック１８・・・・・・・Ｎが順次に配
列さｉｔ−低速処理で行なわなければならないシーケン
スの最後の制御を終えた時点で前述したブロック１６、
即ち先頭ブロックの先頭に戻るようにＪＭＰ％の命令語
でプログラムされているものである。Thereafter, the blocks 18...N are arranged sequentially in the same way. When the last control of the sequence that must be performed at low speed is completed, the blocks 16, .
That is, it is programmed with the instruction word JMP% so as to return to the beginning of the first block.
ここで、ＡＮＤ又はＯＲ等の入力指定から始まり。Here, start by specifying inputs such as AND or OR.
成る出力指定に至る迄の１個のまとまったロジック−即
ちシーケンスを１９イン１を称するが、当然ながら前述
した各ブロックに於ける低速処理のプログラムは、数ラ
インのシーケンスを制御するものである。本発明に於い
ては、各ブロックを構成する高速処理及び低速処理のプ
ログラムの各々最長ルートのラン時間の加算値、即ち各
ブロックのラン時間の最大値が第３図に示した高速入力
信号の１パルス時同ｔより必ず小さい値で構成すること
≠２必須条件であり、予め、各ブロックのラン時間の最
大値６′が前述した高速入力信号の１パルス時間ｔより
小さくなる如く、各ブロックの低速処理プログラムで制
御するシーケンスの数、即ちライン数を制限しているも
のである。ここで当然ながら、前記高速入力信号の１パ
ルス時間ｔが変動するものに於いては、該最小値を１ｍ
足するように各ブロックのラン時間が設定されるもので
ある。前述したブロックを構成する高速処理のプログラ
ムと低速処理のプログラムとは前記システムＲＡＭ１５
内に設けた各種クラゲ、もしくはワークエリアのデータ
を基に情報授受を行なつ−Ｃおり、従って各々の処理は
分離することなく同レベルでシーケンスの制御を行ない
得るものである。A single piece of logic, ie, a sequence, leading to the output specification is called 19-in-1, but naturally the low-speed processing program in each block described above controls a sequence of several lines. In the present invention, the sum of the run times of the longest routes of the high-speed processing and low-speed processing programs constituting each block, that is, the maximum run time of each block, is the sum of the run times of the high-speed input signals shown in FIG. It is an essential condition that the value must be smaller than t for one pulse, and each block must be configured in advance so that the maximum run time 6' of each block is smaller than the one-pulse time t of the high-speed input signal. The number of sequences, that is, the number of lines, to be controlled by the low-speed processing program is limited. Of course, if the one-pulse time t of the high-speed input signal fluctuates, the minimum value should be set to 1m.
The run time of each block is set so that they add up. The high-speed processing program and the low-speed processing program that constitute the aforementioned blocks are stored in the system RAM 15.
Information is exchanged based on data from various types of jellyfish provided within the system or work areas. Therefore, each process can be controlled at the same level without being separated.
以上の構成よりなる本発明の詳細な説明する。The present invention having the above configuration will be explained in detail.
電源スィッチ８をオンすることにより前記システムＲＯ
Ｍ１０のりスタートアドレスにプログラムカウンタが設
定され、システムＲＯＭ１０内の前述シタプログラムが
ランし、イニシャライズカ行なわれ一イニシャライズ終
了後は前述した各ブロック７に順次に起動されることに
なる。各ブロックのラン時間の最大値ｔ′が前述した如
く、高迎入力信号の１パルス時間もより小さいため前述
した高速処理のプログラムは高迎入力信号の１パルス幅
より小さい周期で常時リフレッシュされることになり、
従って高速入力信号に確実に追従すること≠Ｚでき、高
速入力の租■類に応じて種々シーケンスの制御が行なわ
ノする。又、低速処理のプログラムに於いては、シー々
°ンスを形成する各ラインｔ：少しづつ順次制御され、
最終ラインの制御を終えた後は再び先頭ブロックの先頭
に戻り、以下この動作を繰返すため、シーケンスの制御
が確実知行なわれるものである。By turning on the power switch 8, the system RO
A program counter is set at the start address of M10, and the above-mentioned program in the system ROM 10 is run and initialized. After the initialization is completed, each of the blocks 7 mentioned above is sequentially activated. As mentioned above, the maximum value t' of the run time of each block is smaller, and the time for one pulse of the high-speed input signal is also smaller, so the high-speed processing program described above is constantly refreshed at a cycle smaller than the width of one pulse of the high-speed input signal. As a result,
Therefore, it is possible to reliably follow a high-speed input signal≠Z, and various sequences of control can be performed depending on the type of high-speed input. In addition, in a low-speed processing program, each line t forming a sequence is controlled little by little sequentially,
After completing the control of the last line, the process returns to the beginning of the first block and repeats this operation, so that the sequence can be controlled reliably.
尚、高速処理プログラムに於ける高速入力の取込方法は
高速処理プログラムの先頭にて１回のみ高速入力を取込
み、その高速入力情報を前記ＣＰＵ９内のシステムＲＡ
Ｍ１５のエリアに格納し、高速処理の最後までこの格納
された高速入力情報を基に高速処理が行なわれるように
なっており、高速入力値Ｚ高Ｍ処却中に変化しても支障
のないように構成されていることはいうまでもない。本
発明に於いては入力の種類を少なくとも低速及び高速と
に区別し得る二種類と限定したが、前述した入力部の時
定数を種々変えるだけで、複数の入力を取込むことがで
き、この場合は各ブロックのラン時間の最大値を前記複
数の入力の中で最高速の入力、即ち１パルス時間ｔが最
小である入力に基準をおき、各ブロックのプログラムリ
ン時間を決定すればよく、実施例に限定されるものでは
ない。Note that the method for capturing high-speed input in the high-speed processing program is to capture high-speed input only once at the beginning of the high-speed processing program, and then transmit the high-speed input information to the system RA in the CPU 9.
It is stored in the M15 area, and high-speed processing is performed based on this stored high-speed input information until the end of high-speed processing, so there is no problem even if the high-speed input value Z high M changes during processing. Needless to say, it is structured as follows. In the present invention, the types of input are limited to at least two types that can be distinguished into low speed and high speed. However, by simply changing the time constant of the input section described above, multiple inputs can be taken in. In this case, the program run time of each block may be determined by setting the maximum value of the run time of each block to the input with the highest speed among the plurality of inputs, that is, the input with the minimum one pulse time t, and determining the program run time of each block. It is not limited to the examples.
又、シーケンス制御装置本体外部に時定数切換手段を設
け、外部から任意に時定数を変える等、その実用性を更
に向上することも可能であり本発明の要旨を逸脱しない
範囲で種々の変形例、応用例が考えられることはいうま
でもない。Further, it is possible to further improve its practicality by providing a time constant switching means outside the main body of the sequence control device and arbitrarily changing the time constant from the outside, and various modifications can be made without departing from the gist of the present invention. Needless to say, there are many possible applications.
以上、本発明シーケンス制御装置のハードウェア及びソ
フトウェアについて詳述したが、次に本発明の如くシー
ケンス制御装置≠２如何なる用途に使用されるのか、そ
の一実施例を第５図〜第９図に基づいて説明する。第５
図は、物体供給装置２゜から、長さＬを異にする物体２
１を一定タイミングで長さ検出部２２に繰出し、前記長
さ検出部ｎにより長さを記憶された物体が区分は部２３
に於いて各々所症の長さの物体を格納する格納ケース３
５．３６．３７内に区分は装置！、１．３２．５３によ
り自動的に区分けする自動区分は機械等に使用させた実
施例を示したものであり１本発明シーケンス制御装置１
は制御部として使用されるものである。長さ検出部２２
及び区分は部２３の外側には物体の搬送状態を監視する
複数個のセンサーが配設されている。物体は高速で区分
けされるため物体の監視を行なうセンサーの入力はシー
ケンス制御装置の高速入力端子群２Ｂに、又起動、停止
等のスイッチや格納ケースの満杯検知等の高速処理を必
要としない各種センサー等の入力信号は低速入力端子群
２Ａに配線されるものである。そして物体の区分は制御
Ｉ′ｉ第４図に示す高速処理プログラムで、又、前記高
速を必要としない各種入力信号の取込みやその信号に基
づく各種処理、例えば格納ケース内の満杯検知や、アラ
ーム発生時の各種ランプの点灯及び起動、停止等の制御
等は第４図斃示すブロック１６．１７・・・・・・Ｎの
中のいづｉｔかの低速処理プログラムで処理されている
ものである。次にこの自動区分は機械の構成を詳述する
。The hardware and software of the sequence control device of the present invention have been described in detail above. Next, an example of how the sequence control device≠2 of the present invention is used is shown in FIGS. 5 to 9. I will explain based on this. Fifth
The figure shows objects 2 having different lengths L from the object supply device 2°.
1 to the length detecting section 22 at a certain timing, and the object whose length has been memorized by the length detecting section n is classified into the section 23.
Storage case 3 for storing objects of different lengths in each case
The classification within 5.36.37 is equipment! , 1.32.53 shows an example in which the automatic classification is used in a machine, etc. 1 Sequence control device of the present invention 1
is used as a control section. Length detection section 22
A plurality of sensors are arranged outside the section 23 to monitor the conveyance state of the object. Since objects are sorted at high speed, inputs from sensors that monitor objects are sent to the high-speed input terminal group 2B of the sequence control device, and various types of inputs that do not require high-speed processing, such as switches for starting and stopping, and detection of fullness of storage cases, etc. Input signals from sensors and the like are wired to the low-speed input terminal group 2A. The classification of objects is controlled by the high-speed processing program shown in Figure 4 of Control I'i, which also captures various input signals that do not require the above-mentioned high speed and performs various processes based on those signals, such as detecting a storage case full or alarming. The control of lighting, starting, stopping, etc. of various lamps at the time of occurrence is handled by one of the low-speed processing programs in blocks 16, 17...N shown in Figure 4. . This automatic segmentation then details the configuration of the machine.
第５図に於いて２０は前述した如く、物体供給装置（以
下−供給装置と称するａ ）で、前記長さ検出部２２の
右側端上方に設けられている。２３１１−１′区分は部
であり、第６図に示す如く搬送ベルト２ａの内側両端に
４組の回転体２５．２６，２７．２８値２回転自在に取
付けられ、その中で回転体２５い；支軸２５Ａを介して
駆動モータ２９の動力を得て第５図に示す回転方向に回
動し、前記搬送ベルト２４を一定速度で上面が左方向に
進行する如く回動させている。前記長さ検出部２２も搬
送ベルト２２Ａｙ’＋Ｚ、駆動モータ（図示せず）の動
力を得て回転体２２Ｂを介して図の矢印方向に回動して
いる。In FIG. 5, reference numeral 20 denotes an object supply device (hereinafter referred to as the supply device a), which is provided above the right end of the length detection section 22, as described above. The section 2311-1' is a part, and as shown in FIG. 6, four sets of rotating bodies 25, 26, 27, and 28 are attached to both ends of the inner side of the conveyor belt 2a so as to be able to freely rotate twice. ; The drive motor 29 receives power through the support shaft 25A to rotate in the rotation direction shown in FIG. 5, and the conveyor belt 24 is rotated at a constant speed so that the upper surface thereof moves leftward. The length detecting section 22 also receives power from a conveyor belt 22Ay'+Z and a drive motor (not shown) and rotates in the direction of the arrow in the figure via a rotating body 22B.
ここで前記１区分は部２３と長さ検出部２２は同方向に
同期して、回動する如く構成されている。Here, the one section section 23 and the length detecting section 22 are configured to rotate in synchronization in the same direction.
３０は長さ検出部２２により搬送される物体２１を受け
る傾斜体であり、駆動装置３０Ａによりここを中心とし
て図の破線で示す如く位置まで回動傾斜し、物体２１を
区分は部２３へ落下供給し、供給後はハードウェアタイ
マーにより自動的に実線で示す位置に回動復帰する構成
となっている。Reference numeral 30 denotes a tilting body that receives the object 21 conveyed by the length detection section 22, and is rotated and tilted around this point by a drive device 30A to a position as shown by the broken line in the figure, and the object 21 is sorted and falls to the section 23. After the supply, the hardware timer automatically rotates and returns to the position shown by the solid line.
前記区分は部２３を構成する搬送ベルト２４の中央部Ｖ
Ｃ＆′ｉ第７図に示す如く開口部２４Ａ＃；、３個設け
られている。この開口部２４Ａにはシャッター３１．３
２．３３が各々駆動装置３１Ａ、３２Ａ。The said section is the central part V of the conveyor belt 24 which constitutes the part 23.
As shown in FIG. 7, three openings 24A# are provided. This opening 24A has a shutter 31.3.
2.33 are drive devices 31A and 32A, respectively.
３３Ａにより第８図に示す如く開閉自在に取イ４けられ
ている。これらのシャッターはゴム等の弾性体で形成さ
れており、駆動装置の通電状態で前記開口部２４Ａを遮
閉し、オフ状態で開口部２４Ａを第８図に示す如く開口
する構成となっており、通電状態では物体２１の重量に
充分耐え得る剛性をもっており、且つ搬送ベルト２４が
回動し、回転体等の曲線部に於いては湾曲できる程度の
強度を有するものである。又、これらのシャッターは。33A so that it can be opened and closed as shown in FIG. These shutters are made of an elastic material such as rubber, and are configured to close the opening 24A when the drive device is energized, and open the opening 24A when the drive device is OFF, as shown in FIG. In the energized state, it has enough rigidity to withstand the weight of the object 21, and has enough strength to rotate the conveyor belt 24 and bend the curved portion of the rotating body. Also, these shutters.
通電オフで開口した後、一定時間後にハードウェアタイ
マー等により通電状態となり、自動的に前記開口部２４
Ａを遮閉する如く構成となっている。After the opening is opened with the power turned off, the power is turned on by a hardware timer or the like after a certain period of time, and the opening 24 is automatically opened.
The structure is such that it blocks A.
前記長さ検出部２２の上面には長さ検出センサーＳＬが
、又区分は部２３の外周部には物体搬送監視のためのセ
ンサーＳＡ、ＳＢ、５Ｃ０ＳＤ、ＳＦが設けられている
。各々のセンサーは第６図及び第７図に示す如く発光素
子、受光素子の一対により構成される検出器である。３
４は第９図に示す如く、搬送ベルト２４の一端に固定さ
れたマーク体であり、′前記センサーＳＤ及びＳＥのみ
に検知され、長さ検出部２２への物体供給を制御するた
めのタイミングとして使用されるものである。３５゜５
６．５７は搬送され、かつ長さ別に区分けされた物体を
格納するための格納ケースであり、実施例に於いては搬
送される物体の長さはＬＢとＬＣの２種類でありＬＢ＞
ＬＯの関係をもっており。A length detection sensor SL is provided on the upper surface of the length detection section 22, and sensors SA, SB, 5COSD, and SF for monitoring object conveyance are provided on the outer periphery of the section section 23. Each sensor is a detector composed of a pair of a light emitting element and a light receiving element as shown in FIGS. 6 and 7. 3
4 is a mark fixed to one end of the conveyor belt 24, as shown in FIG. It is used. 35°5
6.57 is a storage case for storing objects that are transported and sorted by length; in this embodiment, there are two lengths of objects that are transported, LB and LC; LB>
We have a LO relationship.
３５はＬＢの物体を、３６はＬＣの物体をそれぞれ格納
するものである。ＬＢでもＬＣでもない規定外の長さを
有する物体は本実施例に於いては不良品と判定し、区分
は部２３の外側に設置した格納ケース３７内に、搬送物
体の自重を利用して自然落下させている。次に本実施例
に於ける自動区分は機械の高速処理の作用を第１０図の
フローチャートに基づき説明する。前述した如く物体の
搬送制御は高速処理プログラムで処理される。自動区分
は機械の電源を入れると前記システムＲＯＭ１０内のプ
ログラムが起動され、システムＲＡＭ１５の００クリア
等、各種ソフトウニ１上のイニシャライズと自動区分は
機械を構成する各種機構部のリセット動作ｔ；行なわれ
、ホームポジションに各機構部は待機する。このあと長
さ検出部２２及び区分は部２３の各々の搬送ベルト２２
Ａ及び２４が回動し始める。このあと起動スイッチ（図
示せず）のオン検出ｆＪｚされるまで、前記イニシャラ
イズのプログラムはループＬ、 起’ｌｌｈスイッチの
オン検出を待っている。起動スイッチをオンすると、イ
ニシャライズを抜は出て、第４図のブロック１６１ｃ入
り、第１回目の高速処理プログラムが起動され、センサ
入力情報がシステムＲＡＭ１ｓ内に格納される。その後
１種々判定を経てリターンする。センサーＳＤの入力が
立上るまでブロック１６．１７・・・・・・Ｎｙ５Ｚ繰
返されることになる。高速処理プログラムでの処理は必
要最小限にとどめ、プログラムのラン時間を極力短かく
し、走るルートによるワン時間のバラツキを低速処理ブ
ロゲラム内で吸収できるように低速処理プログラムの処
、埋を多く構成している。センサーＳＬ、５Ａ−３Ｅの
入力取込は高速処理プログラムの先頭で行なわれるよう
にして、長さ検出部２２に於ける長さ検出がより正確に
行なわれるよう各ブロックのプログラムワン時間に大幅
な差がなく、平均したラン時間となるように各ブロック
の低速処理プログラムを組立てている。第１０図に於い
て１区分は部２３の搬送ベルト２４の一端に設けたマー
ク体３４がセンサーＳＤに於いて立上り、即ちオフから
オンに変化したことを検知される供給装置２０が駆動さ
れ、物体２１が１個供給される。この時、ジャム監視用
のフラグ−２七ツトされる。長さ検出部２２の長さ検出
センサ５Ｌ−１ｒ：立上るとシステムＲＡＩｔ４１５内
に設けた長さカウンタをクリア後。35 stores LB objects, and 36 stores LC objects. In this embodiment, an object having an unspecified length that is neither LB nor LC is determined to be a defective product, and is sorted into a storage case 37 installed outside the section 23 using the weight of the transported object. It is allowed to fall naturally. Next, the automatic sorting in this embodiment will be explained based on the flowchart of FIG. 10 regarding the high-speed processing of the machine. As described above, object transport control is processed using a high-speed processing program. For automatic classification, when the machine is turned on, the program in the system ROM 10 is started, and the system RAM 15 is cleared to 00, initialization on various software programs 1, etc., and automatic classification is performed by resetting the various mechanical parts that make up the machine. Then, each mechanical section waits at its home position. After this, the length detecting section 22 and the section 23 each conveyor belt 22
A and 24 begin to rotate. Thereafter, the initialization program waits for loop L until the start switch (not shown) is detected to be on. When the start switch is turned on, initialization is skipped, block 161c in FIG. 4 is entered, the first high-speed processing program is started, and sensor input information is stored in the system RAM 1s. After that, the process returns after passing through various judgments. Blocks 16, 17...Ny5Z will be repeated until the input of sensor SD rises. The processing in the high-speed processing program is kept to the necessary minimum, the run time of the program is kept as short as possible, and the low-speed processing program is configured with many sections so that the one-hour variation depending on the running route can be absorbed within the low-speed processing program. ing. The inputs of the sensors SL and 5A-3E are taken at the beginning of the high-speed processing program, and the program time for each block is significantly increased so that the length detection section 22 can detect the length more accurately. The low-speed processing program for each block is assembled so that there is no difference and the run time is average. In FIG. 10, in one section, the supply device 20 is driven, where it is detected that the mark body 34 provided at one end of the conveyor belt 24 of the section 23 rises at the sensor SD, that is, changes from OFF to ON. One object 21 is supplied. At this time, the jam monitoring flag -2 is set. Length detection sensor 5L-1r of length detection unit 22: After clearing the length counter provided in the system RAIt 415 upon startup.
カウント値を−Ｆ１カウントアツプする。長さ検出セン
サーＳ Ｌがオンの間、即ち物体２１φ２通過中は、ｆ
ｒ日カウントアツプされ、立下り穀２検知された場合に
、それまでの長さカウンタ値をシステムＲＡＭ１５Ｐ＋
に登録するようにしてカウンタの値に相当する物体の長
さＬ≠；記憶されることになる。Increase the count value by -F1. While the length detection sensor S L is on, that is, while the object 21φ2 is passing, f
When the count is up for r days and falling grain 2 is detected, the length counter value up to that point is stored in the system RAM 15P+.
The length L of the object corresponding to the counter value is stored in such a manner that the length L≠;
長さ検出センサーＳＴ、を通過した物体は傾斜体犯の上
面に移動し、停止するように構成されている。The object passing through the length detection sensor ST is configured to move to the top surface of the tilting body and stop.
前記マーク体３６がその後、センサーＳＥで立上り全検
出さｉすると傾斜体３０−ｇ駆動装置３（ＩＡにより駆
動し２それと共に物体２１が自重により滑り落ち、シャ
ッター３１の上面で停止する如くセンサーＳＤ及びＳ
Ｅの位置を設定しているものである。そしてジャム監視
フラグがオン、即−１，セット状態である時はジャム監
視タイマーを＋１カウントアツプし、その結果値がジャ
ムリミツト値より大きいとき、即ちタイムオーバーのと
きは、ジャム発生と判断し、リターン後、低速処理に於
いて本自動区分は機械は停止する。物体が供給され。Thereafter, when the mark body 36 rises and is completely detected by the sensor SE, the tilting body 30-g is driven by the driving device 3 (IA), and the object 21 slides down due to its own weight and stops on the upper surface of the shutter 31. and S
This sets the position of E. When the jam monitoring flag is on, immediately set to -1, the jam monitoring timer is counted up by +1, and when the resulting value is greater than the jam limit value, that is, when the time is over, it is determined that a jam has occurred, and after returning , during low-speed processing, this automatic classification will cause the machine to stop. The object is supplied.
物体≠：センサーＳＡで立下りを検出されたときはジャ
ム監視は次の物体が供給されるまでスキップされる。シ
ャッター３１上の物体が移動し、センサーＳＢで立上り
を検出されると、長さ検出センサーＳＬにより既にシス
テムＲＡＭ１５内に記憶されている長さカウンタ値を判
定し、その値ｄＺＬＢの範囲であるときは、シャッター
Ｂ即ち第５図に於ける３２’ｔオフし、第８図に示す如
く物体２１を格納ケース３５内に格納する。ここで長さ
ＬＢの範囲とは、搬送速度の変動や、高速処理プログラ
ムの起動タイミングの多少のバラツキを考慮し一規定寸
法に於けるカウンタ値に上限値及び下限値を考慮した値
、即ち下限値〜上限値の値を意味する。物体の長さがＬ
Ｂでないとき、物体はセンサ−３Ｃに移動し、立上りを
検出されると、同様に長さカウンタ値が判定され、ＬＣ
の範囲であるとき、シャッター０１即ち３３ガオフし、
物体は格納ケース３６内に格納される。ＴＪ １３でも
ＬＯでもない物体は両方のシャッターがオフしないため
、そのまま移動し、格納ケース６７内に不良品として格
納されるものである。シャッターＢ、Ｏのいずれかがオ
フし、物体が格納された場合は前記長さカウンタはクリ
アされる。実施例は区分は部２３の１回転によって物体
１個の区分けを行なう構成としたが、複数個の区分けを
行なうことも可能であり、又、ＬＢ 、ＬＯの二種類に
区分けしたがその種類を変えることも可能である。この
場合は轟然ながら高速処理プログラムも変わるものであ
る。Object≠: When sensor SA detects a falling edge, jam monitoring is skipped until the next object is supplied. When the object on the shutter 31 moves and the rising edge is detected by the sensor SB, the length counter value already stored in the system RAM 15 is determined by the length detection sensor SL, and when the value is within the range of dZLB. Then, the shutter B, that is, 32't in FIG. 5, is turned off, and the object 21 is stored in the storage case 35 as shown in FIG. Here, the range of length LB is a value that takes into account the upper and lower limits of the counter value for a specified dimension, taking into account fluctuations in conveyance speed and slight variations in the startup timing of the high-speed processing program, that is, the lower limit. It means a value between value and upper limit value. The length of the object is L
When the object is not B, the object moves to the sensor 3C, and when the rising edge is detected, the length counter value is similarly determined and the LC
When the range is 01, that is, 33 degrees, the shutter is off,
The object is stored in a storage case 36. For objects that are neither TJ 13 nor LO, since both shutters are not turned off, the object moves as it is and is stored in the storage case 67 as a defective item. When either shutter B or O is turned off and the object is stored, the length counter is cleared. In the embodiment, one rotation of the part 23 separates one object, but it is also possible to separate multiple objects, and although the classification is divided into two types, LB and LO, the types can be changed. It is also possible to change. In this case, the high-speed processing program will change dramatically.
以上、本発明によれば、従来、入力信号のパルス幅はプ
ログラム内部熟卵時間以上の入力でなければならない欠
点を、入力端子群に接続される入力部に、％速入力部を
設け、且つプログラム構成をブロック化し、そのプログ
ラムラン時間の最大値を管理することにより、１ｍ８以
下の高速入力に対応し高速を必要とするシーケンスの制
御が可能となり、シーケンス制御の最大の目的である一
処理の高速化に極めて優れた効果を提供することができ
る。又、従来のように複雑なハードウェアの追加も不要
であり％簡単なプログラム４ｔｉ１成にて、複雑なシー
ケンス制御力；可能である。又、実施例では、入力端子
群に１：１に対応して設けた入力表示部にも、前記プロ
グラムの中で、各入力のオン、オフ表示７行なうように
構成しているものであり、高速入力のオン、オフ状態か
外部から容易にに確認でき、保守性能も向上することが
できる等の（凛めて実用性穴なるシーケンス制御装置を
提供することができる。As described above, according to the present invention, the conventional drawback that the pulse width of the input signal must be equal to or longer than the program internal ripening time is solved by providing a % speed input section in the input section connected to the input terminal group, and By dividing the program configuration into blocks and managing the maximum value of the program run time, it is possible to control sequences that require high speed and support high-speed inputs of 1m8 or less, and it is possible to control sequences that require high speed, which is the main purpose of sequence control. It is possible to provide an extremely excellent effect on speeding up. Further, there is no need to add complicated hardware as in the past, and complex sequence control is possible with a simple program. In addition, in the embodiment, the input display section provided in a 1:1 correspondence with the input terminal group is also configured to display seven on/off indications for each input in the program, It is possible to provide a highly practical sequence control device in which the on/off state of high-speed input can be easily checked from the outside and maintenance performance can be improved.
第１図は本発明シーケンス制＃装置の正面図、第２図は
制御部のブロック図、第３図は入力信号とプログラム処
理時間を対比して示す説明図、第４図ｔよ、プログラム
の基本構成を示す構成図−第５図は、本発明を適応する
具体装置の構成図、第６図は％第５図Ｐ−ｐ線に沿った
縦断面図、第１図は、第５図要部を示す平面図、第８図
は、第７図のＱ、−１に沿った縦断面図、第９図＆：、
Ｉニー第５図のＲ−Ｒ’にｒむった根断面図、第１０図
は、具体４）１１に基づく動作フロー図である。
２・・・入カザＩ；１シ子群。
１１Ａ・・・低速入力部、
１１１３・・・高速入力部。
１０・・・ｈ己ｔ￥１８６．
１６〜Ｎ・・・ブロック。
１６ａ、 １７ａ・・・［４ａ・・・高速処理プログラ
ム、１６ｂ、 １７１）・・・Ｎ’ｂ・・・低速処理プ
ログラム。Fig. 1 is a front view of the sequence control # device of the present invention, Fig. 2 is a block diagram of the control section, Fig. 3 is an explanatory diagram showing a comparison of input signals and program processing time, and Fig. 4 t is a diagram of the program processing time. A configuration diagram showing the basic configuration - FIG. 5 is a configuration diagram of a concrete device to which the present invention is applied, FIG. 6 is a vertical cross-sectional view taken along the line P--P in FIG. A plan view showing the main parts, FIG. 8 is a longitudinal sectional view taken along Q, -1 in FIG. 7, and FIG. 9 &:,
The root sectional view taken along line RR' in FIG. 5 and FIG. 10 are operation flowcharts based on Specification 4) 11. 2...Irukaza I; 1 Shishi group. 11A...Low speed input section, 1113...High speed input section. 10...h self ¥186. 16~N...Block. 16a, 17a...[4a...High speed processing program, 16b, 171)...N'b...Low speed processing program.
Claims (1)
ル記１意部、該記憶部の内容に基づいて入力部からの入
力信号について論理演算を行うと共に、演算結果を出力
部へ導出するための演算処理ユニットを備えたシーケン
ス制御装置において、上記シーケンス内容を高速処理す
べき高速処理プログラムと低速処理すべき低速処理プロ
グラムに分けると共に、低速処理プログラムは複数個に
分散配置し。 さらに上記高速処理プログラムを分散配置された各低速
処理プログラムに組合せてブロックを構成させて上記記
憶部に配置し、このブロックのランニング最大時１１■
を高速処理すべき入力の１パルス時間より小さく設定し
てなるシーケンス制御装置。 ２ 上記低速処理プログラムは、各ブロックのランニン
グ最大時間が高速処理すべき入力の１パルス時間を越え
ないように各ブロックについてその長さを決めらｉｔで
なる％ｒｒ請求の範囲第１項記載のシーケンス制御装置
。 己、最小値を越えないように、各プロ・ツクについてそ
の長さを決めて分散配置されてなる特許請求の範囲第１
項記載のシーケンス制御装置。 ４、上記低速熱１浬プログラムは各ブロックについては
Ｉ′ｔｋ、同じランニング時１Ｆｆｔとなるよう長さを
決めて分散配置されてなる特許請求の範囲第１項または
第２項記載のシーケンス制御装置。[Claims] 1. A unique section in which the contents of the programmed sequence are recorded, a logical operation is performed on the input signal from the input section based on the contents of the storage section, and the operation result is sent to the output section. In a sequence control device equipped with an arithmetic processing unit for derivation, the sequence contents are divided into a high-speed processing program to be processed at high speed and a low-speed processing program to be processed at low speed, and the low-speed processing programs are distributed and arranged in a plurality of pieces. Furthermore, the high-speed processing program is combined with each of the distributed low-speed processing programs to form a block, which is placed in the storage section, and when the maximum running time of this block is 11.
A sequence control device in which the input pulse time is set to be shorter than the one-pulse time of the input to be processed at high speed. 2. The low-speed processing program determines the length of each block so that the maximum running time of each block does not exceed the time of one pulse of the input to be processed at high speed. Sequence control device. The length of each program is determined and distributed so as not to exceed the minimum value.
Sequence control device as described in section. 4. The sequence control device according to claim 1 or 2, wherein the slow heating program is arranged in a distributed manner with a length determined so that each block has I'tk and 1 Fft during the same running. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18902682A JPS5979311A (en) | 1982-10-29 | 1982-10-29 | Sequence controlling device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18902682A JPS5979311A (en) | 1982-10-29 | 1982-10-29 | Sequence controlling device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5979311A true JPS5979311A (en) | 1984-05-08 |
Family
ID=16234050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18902682A Pending JPS5979311A (en) | 1982-10-29 | 1982-10-29 | Sequence controlling device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5979311A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61161507A (en) * | 1985-01-11 | 1986-07-22 | Toshiba Mach Co Ltd | Direct input/output system of programmable controller |
| JPS61170803A (en) * | 1985-01-25 | 1986-08-01 | Hitachi Ltd | Sequence control method |
| JPS62276604A (en) * | 1986-05-26 | 1987-12-01 | Nissan Motor Co Ltd | Sequence controller |
| JPS6431203A (en) * | 1987-07-28 | 1989-02-01 | Hitachi Ltd | Sequence control system |
-
1982
- 1982-10-29 JP JP18902682A patent/JPS5979311A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61161507A (en) * | 1985-01-11 | 1986-07-22 | Toshiba Mach Co Ltd | Direct input/output system of programmable controller |
| JPS61170803A (en) * | 1985-01-25 | 1986-08-01 | Hitachi Ltd | Sequence control method |
| JPS62276604A (en) * | 1986-05-26 | 1987-12-01 | Nissan Motor Co Ltd | Sequence controller |
| JPS6431203A (en) * | 1987-07-28 | 1989-02-01 | Hitachi Ltd | Sequence control system |
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