JPS5978565A - 半導体メモリセル - Google Patents
半導体メモリセルInfo
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- JPS5978565A JPS5978565A JP58177858A JP17785883A JPS5978565A JP S5978565 A JPS5978565 A JP S5978565A JP 58177858 A JP58177858 A JP 58177858A JP 17785883 A JP17785883 A JP 17785883A JP S5978565 A JPS5978565 A JP S5978565A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はドープされた半導体基板の表面に絶縁して設
けられ一定電圧を印加さり、たメモリ電極によってメモ
リ領域が限定され、選択トランジスタのゲートがメモリ
領域の傍らにある半導体区域を覆い、選択トランジスタ
はピット線に結ばれ半導体基板に対して反対型にドープ
された連接領域を含むメモリセルに関するものである。
けられ一定電圧を印加さり、たメモリ電極によってメモ
リ領域が限定され、選択トランジスタのゲートがメモリ
領域の傍らにある半導体区域を覆い、選択トランジスタ
はピット線に結ばれ半導体基板に対して反対型にドープ
された連接領域を含むメモリセルに関するものである。
この稲のメモリセルでは記憶されている信号に応じて二
つの論理状態が存在する。一方の状態（°゛Ｏ°”状態
ンはメモリ電極の下の半導体表面に反転層が存在するこ
とによって表わされ、他方の状態（” １ ”状態）は
それが存在しないことによって表わされる。この＋１１
１＋状態はメモリ電極の下にある空間電荷領域にギヤリ
ヤが発生することにより” ｏ ”状態に移る傾向があ
るため周期的な再生が必要となる。
つの論理状態が存在する。一方の状態（°゛Ｏ°”状態
ンはメモリ電極の下の半導体表面に反転層が存在するこ
とによって表わされ、他方の状態（” １ ”状態）は
それが存在しないことによって表わされる。この＋１１
１＋状態はメモリ電極の下にある空間電荷領域にギヤリ
ヤが発生することにより” ｏ ”状態に移る傾向があ
るため周期的な再生が必要となる。
この発明の目的は冒頭に誉げた半導体メモリセルにおい
て両方の論理状態が再生を必要とすることなく任章の長
時間維持されるようにし、従ってスタティックメモリセ
ルの機能が達成されるようにすることである。この目的
は特許請求の範囲第」項に特徴として挙げた構成とする
ことによって達成される。
て両方の論理状態が再生を必要とすることなく任章の長
時間維持されるようにし、従ってスタティックメモリセ
ルの機能が達成されるようにすることである。この目的
は特許請求の範囲第」項に特徴として挙げた構成とする
ことによって達成される。
この発明（＝よって得られる利点はスタティック・メモ
リセルの機能；ゲ発生電流を状態に対応して制御されな
がら吸引することによって達成される点にある。この吸
引はメモリセル毎に一つのトランジスタを追加すること
だけによって実施される。
リセルの機能；ゲ発生電流を状態に対応して制御されな
がら吸引することによって達成される点にある。この吸
引はメモリセル毎に一つのトランジスタを追加すること
だけによって実施される。
これによってこの発明によるメモリセルは一般に６個の
トランジスタで構成される従来のスタティックメモリセ
ルよりも所要面積を著しく小さくすることができる。更
にＣＭＯＳメモリセルと同様に記憶された状態の維持に
電流消費を必要としないから電力消費が著しく低下する
。これらの特性によりＶＬＳＩに適したメモリセルとな
る。α粒子に対する感応性が低いこともこれに寄与する
。
トランジスタで構成される従来のスタティックメモリセ
ルよりも所要面積を著しく小さくすることができる。更
にＣＭＯＳメモリセルと同様に記憶された状態の維持に
電流消費を必要としないから電力消費が著しく低下する
。これらの特性によりＶＬＳＩに適したメモリセルとな
る。α粒子に対する感応性が低いこともこれに寄与する
。
図面に示した実施例についてこの発明を更に詳細に説明
する。この実施例はポリシリコンの二層構造から成るメ
モリセルを基本形としている。
する。この実施例はポリシリコンの二層構造から成るメ
モリセルを基本形としている。
例えばｐ型にドープされているシリコン基板Ｊの表面に
フィールド酸化膜２が設けられ、その下にフィールドイ
オン注入領域３が形成されている。
フィールド酸化膜２が設けられ、その下にフィールドイ
オン注入領域３が形成されている。
この領域は基板の基本ドーピングを補強するようにドー
プされる。ゲート酸化膜４の上にポリシリコンのメモリ
電極５が設けられその接続端に給電電圧ＶＤＤが導かれ
る。電極５の下において境界面１ａ近くにある半導体区
域はメモリ領域ＳＰとなっている。その右側に隣接して
転送領域Ｔ Ｆ ：’ｒ−半導体内にあり酸化膜４の」
二（二設けられたゲート６によって覆われている。ゲー
ト６にはワード線ＷＬが接続される。ＷＬは第一ポリシ
リコン層上に中間層７によって絶縁されて設けられてい
る第二ポリシリコン層から作られている。ｎ＋型ζ−ド
ープされた半導体領域８は半導体基板の表面１ａに達す
るまで拡がりビット線ＢＬが接続される。
プされる。ゲート酸化膜４の上にポリシリコンのメモリ
電極５が設けられその接続端に給電電圧ＶＤＤが導かれ
る。電極５の下において境界面１ａ近くにある半導体区
域はメモリ領域ＳＰとなっている。その右側に隣接して
転送領域Ｔ Ｆ ：’ｒ−半導体内にあり酸化膜４の」
二（二設けられたゲート６によって覆われている。ゲー
ト６にはワード線ＷＬが接続される。ＷＬは第一ポリシ
リコン層上に中間層７によって絶縁されて設けられてい
る第二ポリシリコン層から作られている。ｎ＋型ζ−ド
ープされた半導体領域８は半導体基板の表面１ａに達す
るまで拡がりビット線ＢＬが接続される。
ゲート６と半導体領域８は一つの選択トランジスタを構
成しメモリ領域ＳＰをピット線ＢＬ＋二結びつける。
成しメモリ領域ＳＰをピット線ＢＬ＋二結びつける。
メモリ領域ＳＰの左側には吸引領域Ａｓが隣接し、ゲー
１９で覆われている。このゲート９も第二ポリシリコン
層から作られ、中間層７によってメモリ電極５から隔離
されている。Ａｓの左側ではｎ＋ ドープ半導体領域１
０が半導体基板内に作られている。領域ＪＯは基板表面
１ａにまで達し吸引電圧Ｖ、が加えられる。領域ｊＯと
ゲート９は一つの吸引トランジスタを構成する。
１９で覆われている。このゲート９も第二ポリシリコン
層から作られ、中間層７によってメモリ電極５から隔離
されている。Ａｓの左側ではｎ＋ ドープ半導体領域１
０が半導体基板内に作られている。領域ＪＯは基板表面
１ａにまで達し吸引電圧Ｖ、が加えられる。領域ｊＯと
ゲート９は一つの吸引トランジスタを構成する。
メモリ領域Ｓ戸内の半導体境界面１ａと選択トランジス
タのゲート９の間には第１図に１１として示すように導
電結合が作られている。断面を示した半導体領域８と１
０は半導体基板内に拡散によって作られた紙面に垂直に
伸びる導体の一部とすることができる。これらの導体の
終端部分にはｉ１図に示すように接続端が設けられる。
タのゲート９の間には第１図に１１として示すように導
電結合が作られている。断面を示した半導体領域８と１
０は半導体基板内に拡散によって作られた紙面に垂直に
伸びる導体の一部とすることができる。これらの導体の
終端部分にはｉ１図に示すように接続端が設けられる。
ゲート９は］２として示すように半導体領域１０の一部
をも覆うようにゲート酸化膜４の上に設けられる。
をも覆うようにゲート酸化膜４の上に設けられる。
これによってこれらの部分の間に容量結合が形成される
。
。
第２図に゛０°″状態にあるこの発明のメモリセルを示
す。メモリ電極５の下に反転層１３があるためメモリ領
域ＳＰの表面電位が比較的低く、それ（二伴ってゲート
９もこの低い電位に置かれる。
す。メモリ電極５の下に反転層１３があるためメモリ領
域ＳＰの表面電位が比較的低く、それ（二伴ってゲート
９もこの低い電位に置かれる。
従って吸引トランジスタ（９，３０）の電圧はそのしき
い値′電圧以下となりこのトランジスタは阻止状態にあ
る。その結果反転層１３がそのまま保持され、°゛０°
′０°′状態る。】４と１５は５と１０の下の空間電荷
領域の境界を示している。
い値′電圧以下となりこのトランジスタは阻止状態にあ
る。その結果反転層１３がそのまま保持され、°゛０°
′０°′状態る。】４と１５は５と１０の下の空間電荷
領域の境界を示している。
第３図は゛′１′″状態を示す。ここではメモリ領域Ｓ
Ｐの比較的高い表面電位が吸引トランジスタのゲート９
に加えられているからこのトランジス夕は専通する。ゲ
ート９はメモリ電極５の′陽圧値からしきい値電圧を引
いた値にほぼ等しい電位にあり、吸引電圧ＶＰをｉｏ＋
＝加えたとき容量結合（二基きより高い電位とより低い
電位とに交互に接続される。これによってメモリ領域Ｓ
Ｐに集まっている電子ｊ６の周期的吸引が起り、その結
果この状態も安定する。正孔」７は基準電位に置か」ｔ
だ電極Ｊ８に運ばれる。領域１０の電位が常に領域５の
電位からしきい値電圧の２倍を引いた値より高いときは
領域１０からの電子の逆注入は起らない。
Ｐの比較的高い表面電位が吸引トランジスタのゲート９
に加えられているからこのトランジス夕は専通する。ゲ
ート９はメモリ電極５の′陽圧値からしきい値電圧を引
いた値にほぼ等しい電位にあり、吸引電圧ＶＰをｉｏ＋
＝加えたとき容量結合（二基きより高い電位とより低い
電位とに交互に接続される。これによってメモリ領域Ｓ
Ｐに集まっている電子ｊ６の周期的吸引が起り、その結
果この状態も安定する。正孔」７は基準電位に置か」ｔ
だ電極Ｊ８に運ばれる。領域１０の電位が常に領域５の
電位からしきい値電圧の２倍を引いた値より高いときは
領域１０からの電子の逆注入は起らない。
＋＋ ＯＩ＋状態はα粒子照射に際しても維持される。
１”″状態ではα粒子によって発生した電子が吸引トラ
ンジスタ９．１０を通して■、のクロック周波数に対応
して吸い出されるからこの状態はα粒子に対する感応性
が著しく低減されている。
ンジスタ９．１０を通して■、のクロック周波数に対応
して吸い出されるからこの状態はα粒子に対する感応性
が著しく低減されている。
この発明のメモリセルの制御はダイナミック・１トラン
ジスタメモリセルのそれに対応し例えば文献（Ｌｕｅｃ
ｋｅ、 Ｍｉｚ；ｅ、 Ｃａｒｒ ” Ｓｅｍ１ｃｏｎ
ｄｕｃ−ｔｏｒ Ｍｅｍｏｒｙ Ｄｅｓｉｇｎ ａｎ
ｄ ＡｐｐＩｉｃａｔｉｏｎ ”。
ジスタメモリセルのそれに対応し例えば文献（Ｌｕｅｃ
ｋｅ、 Ｍｉｚ；ｅ、 Ｃａｒｒ ” Ｓｅｍ１ｃｏｎ
ｄｕｃ−ｔｏｒ Ｍｅｍｏｒｙ Ｄｅｓｉｇｎ ａｎ
ｄ ＡｐｐＩｉｃａｔｉｏｎ ”。
ＭｃＧｒａｗ−Ｈｊｌｌ Ｋｏｇａｋｕｓｈａ、 Ｌ
ｔｄ、 ’Ｊ”ｏｋｙ。
ｔｄ、 ’Ｊ”ｏｋｙ。
］９７３．ｐｐ、１２３）に記載されている。
第】図はこの発明の一つの実施例の断面図、第２図と第
３図はこの発明によるメモリセルのパＯ′″状態と゛１
″状態を示す。 】 ・・・半導体基板、 ＳＰ・・・メモリ領域、ＴＦ
・・・転送領域、 ＡＳ・・・吸引領域。
３図はこの発明によるメモリセルのパＯ′″状態と゛１
″状態を示す。 】 ・・・半導体基板、 ＳＰ・・・メモリ領域、ＴＦ
・・・転送領域、 ＡＳ・・・吸引領域。
Claims (1)
- 【特許請求の範囲】 １） ドープされた半導体基板の表面に絶縁して設けら
れ一定電圧を印加されたメモリ電極によってメモリ領域
が限定され５選択トランジスタのゲートがメモリ領域の
傍らにある半導体区域を覆い、選択トランジスタはビッ
ト線に結ばれ半導体基板に対して反対型にドープされた
連接領域を含むメモリセルに対して、メモリ区域（ＳＰ
）の傍らにある第二の半導体区域（Ａｓ ）を覆いメモ
リ区域内の半導体表面（１ａ）と導電結合されているゲ
ート（９）および半導体基板内にあって基板に対して反
対型にドープされゲート（９）と容量結合され吸引゛陽
圧（ＶＰ）が加えられる吸引領域（］０）を備える吸引
トランジスタが設けられていることを特徴とする半導体
メモリセル。 ２〕 吸引領域（１０）に半導体基板に付加された基板
に対して反対型にドープされ吸引クロック電圧（ＶＰ
）が加えられる吸引導線が接続されていることを特徴と
する特許請求の範囲第１項記載の半導体メモリセル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE32358350 | 1982-09-28 | ||
| DE19823235835 DE3235835A1 (de) | 1982-09-28 | 1982-09-28 | Halbleiter-speicherzelle |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5978565A true JPS5978565A (ja) | 1984-05-07 |
Family
ID=6174336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58177858A Pending JPS5978565A (ja) | 1982-09-28 | 1983-09-26 | 半導体メモリセル |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0104615A3 (ja) |
| JP (1) | JPS5978565A (ja) |
| DE (1) | DE3235835A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5034834A (en) * | 1987-11-11 | 1991-07-23 | Kabushiki Kaisha Toshiba | Cassette loading apparatus |
| US10474248B2 (en) | 2018-02-12 | 2019-11-12 | Microvision, Inc. | Smart pulsing in regions of interest in scanned beam 3D sensing systems |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024121104A1 (de) | 2022-12-06 | 2024-06-13 | BLüCHER GMBH | Verwendung eines schutzmaterials und einer schutzbekleidung gegen kontamination durch polyzyklische aromatische kohlenwasserstoffe |
| DE202023102997U1 (de) | 2023-04-17 | 2024-04-18 | Blücher Gesellschaft mit beschränkter Haftung | Schutz- und/oder Filtermaterial, insbesondere Adsorptionsfiltermaterial, mit Partikel- und/oder Aerosolfilterfunktion mit verbesserter Regenerationsbeständigkeit, insbesondere Waschbeständigkeit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2430947C2 (de) * | 1974-06-27 | 1984-10-25 | Siemens AG, 1000 Berlin und 8000 München | Halbleiterspeichereinheit |
| DE2734354A1 (de) * | 1977-07-29 | 1979-02-08 | Siemens Ag | Speicherelement |
| US4161791A (en) * | 1978-08-28 | 1979-07-17 | Electronic Memories & Magnetics Corporation | Automatic refresh memory cell |
| US4247919A (en) * | 1979-06-15 | 1981-01-27 | Texas Instruments Incorporated | Low power quasi-static storage cell |
| US4292677A (en) * | 1980-01-07 | 1981-09-29 | Bell Telephone Laboratories, Incorporated | Self-refreshed capacitor memory cell |
-
1982
- 1982-09-28 DE DE19823235835 patent/DE3235835A1/de not_active Withdrawn
-
1983
- 1983-09-22 EP EP83109452A patent/EP0104615A3/de not_active Withdrawn
- 1983-09-26 JP JP58177858A patent/JPS5978565A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5034834A (en) * | 1987-11-11 | 1991-07-23 | Kabushiki Kaisha Toshiba | Cassette loading apparatus |
| US10474248B2 (en) | 2018-02-12 | 2019-11-12 | Microvision, Inc. | Smart pulsing in regions of interest in scanned beam 3D sensing systems |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0104615A3 (de) | 1986-03-19 |
| EP0104615A2 (de) | 1984-04-04 |
| DE3235835A1 (de) | 1984-03-29 |
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