JPS59764A

JPS59764A - 複合計算機装置

Info

Publication number: JPS59764A
Application number: JP11001482A
Authority: JP
Inventors: Yoichi Takagi; 陽市高木; Yutaka Kubo; 裕久保
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1982-06-28
Filing date: 1982-06-28
Publication date: 1984-01-05
Also published as: JPS6252906B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は上位の計算機から中位、下位の計算機へと階層
関係を有する複合計算機装置に関する。

従来から、大容肴のデータ処理、例えばカメラセンサか
ら入力される画像データの処理は、アレイプロセッサや
密結合されたマルチプロセッサ等によって行っている。

しかるに、上記アレイプロセッサやマルチプロセッサを
有するいずれの計算機システムに於いても、特定の演算
を高速に行なう為の専用機としての性格を有し、システ
ム要求に合わせたプロセッサ（ｃｐＵ）の数の増減をす
る事が出来ず、システムとしての柔軟性に欠ける欠点が
あった。又、速度の点ではプロセッサ単独処理能力の５
〜１０倍程度であり、これ以上の高速化を達成する事が
できなかった。

本発明の目的は、上記の欠点を解消し、システムとして
の柔軟性に富んだ複合計算機装置を提供するにある。

本発明は、上位の計算機から中位、下位の計算機へと階
層関係（１，：　Ｎ　：　１　）に複合計算機装置を構
成し、且つ、ランダムアクセスメモリヲ介在させる構成
とし、この複合計算機装置全体は大型計算機の下位に位
置づけるべく、外部システムとのデータ転送路を持たせ
、又、Ｎ４−２個のプロセッサの処理手順は各プロセッ
サのメモリ上に記憶されており、この処理手順は上位計
算機から書き換えでへる構成とする事により、上記目的
を達成する。

以下本発明の一実施例を図面に従って説明する。

第１図は本発明の複合計算機装置の一実施例を示すブロ
ック図である。この例では、フ“ロセツサとして１個の
ペアレン）ＣＰＵ又はＭＰＵ（以下Ｐ−ＣＰＵと称す）
、Ｎ個のチャイルドＭＰＵ（以下Ｃ−Ｍ　Ｐ　Ｕと称す
る）、１個のグランドチャイルドＣＰＵ又はＭＰＵ　（
以下ＧＣ−ＣＰＵと称する）を備えた複数のプロセッサ
から構成されている。Ｌ　ＭＰＵはマイクロプロセッサ
の事である。

Ｐ−ＣＰＵ１はホストコンピュータ２とコンピュータリ
ンケージ制御装置３．４を介して結合されるト共に、コ
ンピュータリンケージ制御装置５゜６を介してＧ−ＣＰ
Ｕ７と結合されている。プラント８からのデータはホス
トコンピュータ２を介してＰ−ＣＰＵＩに取り込まれる
。或いは、第２図に示す例の如く、プラント８からのデ
ータは直接ｐ−ＣＰＵＩに取シ込まれる。この様にして
取り込まれたプラント８からのデータはＰ−ＣＰＵ１を
介してＲＡＭメモリ９のＡ１〜Ａｎに分割して記録され
る。ところで、プラント８は生産設備であり、生産設備
に配設されたテレビカメラにより物の流れやロボット制
御等の基礎的なデータを得ている。この様なテレビカメ
ラ（一般的にはセンスカメラ）からの撮像データは、上
記プラント８からホストコンピュータ２又はＰ−ＣＰＵ
１に転送される様に（図示の如く構成してあり、転送さ
れたデータは各種の制御及び監視に供すべく処理される
。

この処理は、（ホストコンピュータ２）、Ｐ−ＣＰＵ　
１　、　Ｃ−ＭＰＵ　１０〜１３　、　ＧＣ−ＣＰＵ７
を経て実示される。Ｒ，ＡＭメモリ９はＰ　−ＣＰＵＩ
とＣ−ＭＰＵｌ０〜１３との間に介在するランダムアク
セスメモリであり、複数のブロックＡｌ。

Ａ２、・・・Ａｎに分割されている。なお、Ｃ−ＭＰＵ
はｎ個あり、第１番目のＣ−ＭＰＵに１０、第２番目の
Ｃ−ＭＰＵに１１、・・・第ｎ番目のＣ−ＭＰＵに１３
の番号を割シ当てており、単にＣ−ＭＰＵと称した場合
はｎ個全体を指すものとする。

Ｒ，ＡＭメモリ９のブロックの数はＣ−ＭＰＵの数と同
一であり、互いに１対１の対応関係を有している。ｒａ
ｍ１４は、Ｃ−ＭＰＵ１０〜１３とＧＣ−ＣＰＵ７との
間に介在するランダムアクセ、Ｘ７１モリであり、複数
のブロックａ、、ａ、、・・・ａ、より成る。各ブロッ
クは個々のＣ−ＭＰＵ（ｎ個ある）に１対１の対応を成
している。

ｎ個のレジスタＲ１，Ｒ，２，Ｒ，３、−ｆｌｎからな
るレジスタ群１５は、Ｒ，ＡＭ９の各ブロックＡＩ、Ａ
２．Ａ３１．．．、Ａｎ及び各Ｃ−ＭＰＵ１０．１１．
１２・・・１３に対応して設置されている。ｎ個のレジ
スタｒｌ　　＋　　ｒｔ　＋　　１％・・・ｒ、からな
るレジスタ群１６は、ｎ１固のＣ−ＭＰＵｌ０゜１１．
１２・　１３及びＲＡＭ１４のｎ１固（７）７’ｔｆｆ
ツクＡｔ、Ａ２、・・・、Ａｎに対応して接置されてい
る。レジスタ群１５の各レジスタＲｉ（但し、ｉ＝ｔ、
２．・・・ｎ）は対応するＲ、ＡＭ９のブロックＡｉに
対応するデータが格納終了した時に“１″がセットされ
ろ、レジスタＢｉが“１“の時にはＲ，ＡＭ９の対応ブ
ロックＡｉのアクセスは、Ｃ−ＭＰＵのｉ番目のＣ−Ｍ
ＰＵによりてなされ、レジスタＢｉが“Ｏ“の時には、
ＲＡＭ９の対応ブロックＡｉのアクセスはＰ−ＣＰＵＩ
によってなされる。即ち、几ｉ＝ｌの時は、Ｒ，ＡＭ９
のＡｉはＣ−ＭＰＵのｉ番目のＣ−Ｍ　Ｐ　Ｕの管理下
に入り、ｎ、ｉ＝ｏの時はＲＡＭ９のＡｉはｐ　−ｃ　
ｐ　ｕ　ｔの管理下に入る。

以上のレジスタ群１５に関する事項はレジスタ群１６に
ついても同様に成り立つ。即ち、レジスタ群１６のｒ＋
＝１の時にはＲ，ＡＭ１４のＡｉはＧＣ−ＣＰＵ７の管
理ドに入り、ｒ、＝Ｑの時にはＲＡＭ１４のＡｉはＣ−
Ｍｐｕのｉ番目のＣ−ＭＰＵの管理下に入る。レジスタ
群１５のセットはレジスタコントローラ１７によって成
され、レジスタ群１６のセットはＣ−ＭＰＵによって成
される。尚、レジスタコントローラ１７１’ｊ：　Ｐ−
ＣＰＵＩによって制御される。又、レジスタ群１５．１
６はＰ−ＣＰＵＩによってイニシャルセットされる構成
を採っている。更に、Ｐ−ＣＰｔＪｌとＣ−ＭＰＵとに
よるＲＡＭ９へのアクセスは、マルチアクセスコントロ
ール方式によって行なっている。

同様に、Ｃ−ＭＰＵとＧＣＣＰＵ７とによるＲＡＭ１４
へのアクセスは、マルチアクセスコントロール方式によ
って行なっている。

Ｐ−ＣＰＵＩに於ける処理手順は、Ｐ−ＣＰＵ内のメヒ
リにプログラムとして記憶されている。

コノプログラムはホストコンピュータ２からコンピュー
タリンケージ制御装置３．４を経由して書き込みが出き
る様になっている。Ｇ　ＣＣＰ　Ｕ　７ニツいても同様
で、ホストコンピュータ２かラコノビュータリンケージ
制御装置ｉｉ５，６を経由してこのＧＣ−ＣＰＩＪ７の
処理手順プログラムを書き換え可能としである。Ｃ−Ｍ
ＰＵ内のプログラムの書き換えは、次の様な方法により
書き換える事が出きる。即ち、安き換えるべきプログラ
ムはホストコンピュータ２からｐ−Ｃｐｕｔを経由して
Ｒ，ＡＭＱ上に一時的に格納し、その後、（”：、−Ｍ
ＰＵは自らその内容を取り込んで自分自身のプログラム
の書き換えを実行する様に設定されている。この様にし
て、Ｎ＋２個（Ｐ−ＣＰＩＪｌ、ｎ個のＣ−ＭＰＵ及び
ＧＣＣＰＵ７）のプロセッサーの処理手順は、ホストコ
ンピュータ２から自在に書き１負える事が出来る様にな
っている。

尚、第１図に於ける複合針′算機装置には、上記部品の
他に、ホストコンピュータ１に印字装置１８、ＣＲＴ１
９、Ｆｉｅ憶装置２０が接続されている。又、Ｃ−ＭＰ
ＵとＧ（”ニーＣＰＵ７はロジック回路２１を介してｐ
　−ｃ　））　Ｕ　１に接続されている。

更に、：ｒ：ｆ−号２２，２３はリセット信号線を示し
、符号２４．２５は外部レジスタリセット信号線を示し
、符号２６は異常報告信号線を示している。

父、符号２７はホストコンピュータ２．！：　Ｐ−ＣＰ
Ｕ１間インターフェースを示し、符号２８はホストコン
ピュータ２とＧＣ−ＣＰＵ７間インターフェースを示し
ている。

次に本実施例の動作について説明する。プラント８から
の画像データはホストコンピュータ２に取り込まれる。

取り込まれたデータはｐ−Ｃｐｕｌに転送路（コンピュ
ータリンケージ制御装置３゜４経由）から転送される。

Ｐ−ＣＰＵＩは、この取り込んだデータをＲＡＭ９の対
応するブロックＡ１〜Ａｎに順次格納する。場合によっ
ては、第２図に示す様にプラント８から直接Ｐ−ＣＰｔ
Ｊ１にデータを転送する方式も採られる。第３図は前記
プラント８からホストコンピュータ２又はＰ　−（’！
ＰＵＩへのデータ転送手順のタイムチャート例を示した
ものであろうプラント８側ではデータの確立に伴ってホ
ストコンピコ、−夕２又はＰ　−ＣＰＵｌへ入力要求Ｉ
ＲＱが発生する。第３図の事例では、データ確立よりｔ
。遅れてＩＲ，Ｑが発生して・いる。このＩｎ、Ｑ発生
時に、ホストコンピュータ２又はｐ−Ｃｐｕｌは、受信
プログラムを作動させデータを受信し、受信が完了する
と受信完了のＭ号ｎｖを発生させる。ホストコンピュー
タ２へのデータの取り込みの場合には、直ちにコンピュ
ータリンケージ制御装置５，６経由でＰ　−ＣＰ　Ｕｌ
にデータガ送信される。Ｐ−ＣＰＵＩではデータ受信後
、あらかじめ定った几ＡＭ９の対応ブロックに順次その
データを格納する。

次に、プラント８から送られる画像データの構造と几Ａ
Ｍ９の各ブロックとの対応関係を第４図及び第５図によ
り説明する。

第４図は画像データの構成例を示したものであり、縦及
び横は１０２４ビツトよりなり、各ピットは画素Ｐを形
成し、各画素は“１〃又は〃σ′のを取り得る踵になっ
ている。この画素データはライン毎にスキャンされ、１
ライン毎に左から右ヘスキャンされてＰ−ＣＰＵＩに取
り込まれる（この取り込まれ方はダイレクト又はホスト
コンピュータ２経由による）。前記スキセンは、第１ラ
インの取り込みが完了すると第２ライン、第２ラインの
次に第３ラインという踵に最終ラインが取わ込み終了す
るまで続けられる。ここでは、１６台のＣ−ＭＰＵで分
散処理される場合について説明する。Ｒ，ＡＭ９の各ブ
ロックは同一容量ムりなり、１０２４ラインは均等に１
６分割され、従って各ブロックは６０ラインよりなる。

即ち、第１ラインから第６４ラインの画素データがＲＡ
Ｍ９のブロックＡ１に格納され、次に第６５ラインから
第１２８ラインの画素データがブロックＡ２に格納され
る。以下同様にして、最終ブロックＡ１６には第９６１
ラインから第１０２４ラインの画素データが格納される
。以上の経過より、一画面分の全画像データがＲＡＭ９
の各ブロックに格納される。

第５図はこの様な１６ブロツク化した時のＲＡＭ９への
データ格納の様子を示している。

レジスタ１５はＩｔ、ＡＭ９のデータの専有状軸を表示
するものであり、レジスタコントローラ１７によってセ
ットされるうレジスタコントローラ１７はＰ−ＣＰＵＩ
からの１１．ＡＭ９へのアクセスアドレスを取り込み、
このアドレスが６０ライン分を示す如に、順次レジスタ
１５の各要素Ｂｉに／／１“をセットさせる機能を果た
す。即ち、第１ラインからデータ書き込みが開始され、
第６４ライン終了に相当するアドレスが検出された時に
は、レジスタコントローラ１７は要ＸＲ，ＩＫ〃ｌ“ヲ
セットする。要素Ｒ，１に〃１〃がセットされるとＣ−
ＭＰＵＩＯがＲ，ＡＭ９のブロックＡ１を管理下に置く
事が出来、このブロックＡ１内のデータの処理をＣ−Ｍ
ＰＵｌ０が独自に行ない得る。次に６５ラインから１２
８ラインーまでのデータの書き込みがブロックＡ２に行
なわれ、１２８ラインが終了するとレジスタコントロー
ラ１７がレジスタ群１５の要素Ｒ２に“１〃をセットす
る。この状態下では、ブロックＡ２はｃ−ＭＰＵＩＩの
管理下にＩｔかれ、Ｃ−ＮＰＵＩＩはブロックＡ２内の
データを独自に処理する事が出来る。以下、順次第１６
番目のブロックＡｎまで同様の処理が行なわれ要素Ｒｎ
に〃１〃がセットされ、Ｃ−ＭＰＵ１３の管理下でブロ
ックＡ１内のデータ処理が行なわれる。

Ｒ，ＡＭ９けＰ−ＣＰＵＩとＣ−ＭＰＵとの双方からア
クセス可能となっており、その切り換え制御の実施例は
第６図に示す如くである。第６図はブロックＡ１へのア
クセス（管理）の切り換え事例を示している。Ｐ−ＣＰ
ＵＩとＣ−ＭＰＵｌ０とはマルチアクセスコントローラ
６０を介してブロックＡ１にインターフェースしている
。このマルチアクセスコントローラ６０はブロックＡＩ
内にデータ格納中は、Ｐ−ＣＰＴＴＩとブロックＡ１と
をインターフェースさせる。データ格納後はＣ−ＭＰＵ
ｌ０とブロックＡ１とをインターフェースさせる。図に
於いて、データは（２！￥埋対象のデータであり、制御
信号はアドレス及びそのタグ信号を含む。動作としては
Ｐ−ＣＰＵＩからブロックＡ１へのデータ臀き込み、並
びに書き込み完了後ブロックＡ１からＣ−ＭＰＬＴＩＯ
へのデータの読み出し転送という過程を解る。以上の説
明はブロックＡ１についてのインターフェースについて
であるが、ｆｌｌ＋のブロックＡ２．Ａ３、・・・、等
についても、ｐ　−ｃ　ｐ　ｔ■ｔとＣ−Ｍ　Ｐ　Ｕと
の間で同様な関係がある。更に、ｒａｍ１４の各ブロッ
クａ１゜ａｔ　＋　　”８　、”’、についても各Ｃ−
ＭＰＵとＧＣ−ＣＰＵ７との間で同様なマルチアクセス
コントローラが介在して同様な役割りを果たしている。

Ｐ−ＣＰＵＩはホストコンピュータ２からのコンピュー
タリンケージ制御装置３．４経由の転送路により、イニ
シャルの起動を受はイニシャル処理を行う、第７図はこ
のイニシャル処理のフローチャートを示したものである
。イニシャル起動により、Ｒ，Ａｑ９への書き込み番地
（アドレス）を初期化し、ついで外部レジスタ群１５（
■口〜Ｒｎ）とレジスタ群１６（ｒ、〜ｒａ）をりセッ
トする。更に、Ｃ−ＭＰＵ１０〜１３をリセットし、ノ
ーオペ状態（ＮＯＯＰ）に入り待機する。

第８図はプラント８からダイレクトにＰ−ＣＰＵ１へ、
データを取り込む場合の処理フローを示したものである
。データの取り込みは入力要求ＩＲＱ。

受は付けより開始し、取り込みは１バイト単位で行ない
、Ｒ，ＡＭ　９の該当ブロックにデータを格納して行き
、その際−ｒドレスを送信した後割り込みを解除し、次
の入力要求ＩＲＱの割り込みを待つ。

尚、第８図で示したフローは、１パイ）１４１位でデー
タ転送を行ない、割り込みの解除を行った事例であるが
、１バイト分以上例えば１ライン分とか、企画面分とか
のデータ転送毎に割り込みを解除させるシステム構成と
してもよい。

以上説明したものは、プラント８からダイレクトＫＰ−
ＣＰＵＩヘデータを転送する例であったが、プラント１
からホストコンピュータ２にデータを取り込み、ホスト
コンピュータ２からＰ−ＣＰＵＩに転送される場合もあ
る。この場合は、上述と類似の処理をホストコンビ１−
夕２とプラント８間で行ない、その後、ホストコンピュ
ータ２からＰ−ＣＰＵＩにデータが送出される構成とな
る。Ｐ−（”Ｐ’Ｕ２は以上の処理の他に、レジスタ１
５．１６をリセットさせる機能を持つ。更に、ＧＣＣＰ
Ｕ７及びＣ−ＭＰＵをリセットさせる機能も有しており
、第１図のリセット信号線２２゜２３によりリセット信
号が送られる。

第９図は各Ｃ−ＭＰＵの動作フローを示す図である。各
Ｃ−Ｍ　Ｐ　ＵはＰ−ＣＰＵＩのリセット指令によりイ
ニシャライズされる。即ち、ＲＡＭ９の読み出し番地の
初期化、書き込みＲＡＭ１４の書き込み番地の初期化を
行なう。更に、外部レジスタＲｎ（但し、ｎ＝１．２、
・・・）をリセットする。以上の経過はイニシャル処理
であり、次にループロジックに処理が移る。ループロジ
ックでは、該当するレジスタＨ，ｎに“１“がセットさ
れているか否かをチェックし、′１“がセットされてい
れば、このレジスタＩｎに該当するＲ、ＡＭ　９のｎ番
目のブロックＡｎの内容をＣ−ＭＰＵ（ｎ番目）が読み
出し、所定の処理を行なう。データ処理後、結果をＲＡ
Ｍ１４のｎブロックに書き込み、このブロックへの書き
込み完了と共にレジスタ群１６のｎ番目のレジスタ要素
ｒ、に“１“をセットする。

次に読み出しＲ，Ａ　Ｍ　９０番地初期化と書き込みＲ
ＡＭ１４の番地初期化を行ない、ループロジックに戻る
。Ｐ−ＣＰＵＩの処理では各ブロック処理を中断する事
なく連続して行なう、又、Ｃ−ＭＰＵの処理も、Ｐ−Ｃ
ＰＵＩとは独立に、レジスタＲ１〜Ｒｎのオン、オフに
よって動作する。

従って、Ｐ−ＣＰＵＩが順次レジスタ群１５の各要素を
セットする毎にＣ−ＭＰＵは順次起動される。この為、
Ｐ−ＣＰＵＩ及び各Ｃ−Ｍ　Ｐ　Ｕは並副処理を行なう
事になる。Ｐ−ＣＰＵＩはブロック１から順次ブロック
ｎまでの処理を青ない、Ｒ，Ａ　Ｍ　９の各ブロックに
データを格納すると共にレジスタ群１５の各要素に“１
”をセツトシて行く。

レジスタ群１５の各要素に“１“がセットされる毎に対
応するＣ−ＭＰＵが起動され、ＩｔＡＭ１４に結果を格
納し、レジスタ群１６の対応する要素に“１″をセット
すると共に、レジスタ群１５の対応する要素をリセット
する。ＧＣ−ＣＰＵ７はレジスタ群１６のレジスタ要素
Ｒに“１“がセットされているか否かの監視のもとに、
Ｒ，ＡＭ１４の内容を読み出し所定の処理を行なう。第
１０図はＧＣ−ＣＰＵ７に於ける処理フロｆを示したも
のである。まず、処理に先だってＧ（”−ＣＰＵ７はＰ
−ＣＰＵＩによってリセットされ初期化される。次に、
外部レジスタ１６のレジスタ要素をｒ、。

ｒ！、・・・、ｒｌｌについて順次“１“がセットされ
ているか否かのチェックを行ない、１“　がセットされ
ている時にはそのレジスタ要素に該当するｒａｍのブロ
ックの内容を読み出しデータ処理を行なう。

データ処理が終了するとその時のレジスタ要素を外外部
レジスタリセット信号線２５を通してリセット信号を送
りリセットする。

以上の動作により、ＧＣ−ＣＰＵ７はＲ，Ａ　Ｍ１４に
格納されたデータ及び格納されてくるデータを画像単位
に処理する。この処理結果はホストコンピュータ２とＣ
−ＭＰＵ間イフィンターフエース送路を経由してホスト
コンピュータ２に転送される。この転送された処理結果
はホストコンピュータ２により印字装置１８、ＣＲ，Ｔ
１９、記憶装置２０に送出され記録等が行なわれる。更
にプラント８にも送られ処理結果に応じた制御或いは操
作が成される。

プラント８からのデータ送出からＧＣ−ＣＰＵ７内での
処理に贋るタイムチャートは第１１図に示した様になる
。このタイムチャート全体の動きは第１図から第１０図
までの図面に従った説明で明らかであるが、簡単に繰り
返して説明する。まス、プラント８からのデータをｐ−
ＣＰＵＩ（ホストコンビ１−夕２経由の場合も同瑳）が
受は取り、Ｒ，ＡＭ　９のブロックＡＩ、Ａ２、・・・
、に順次格納して行く。各ブロックの全旨域にデータ格
納が完了する都Ｖに、レジスタ群１５の対応要素Ｈに“
１“をセットする。Ｃ−Ｍ　Ｐ　Ｕはレジスタ要素Ｒ２
に“１“が立っている事を確認して、その対応Ｒ，ＡＭ
９のブロックの内容を読み出し所定の処理を行ない、ｒ
ａｍｌ４の対応するブロックにその処理結果を格納する
。このＣ−ＭＰＩＪでの処理は全ＭＰＵに互って行なわ
れ、ｒａｍ　１４のブロックにデータ格納を完了毎にレ
ジスタ群１Ｇの対応レジスタｒに７１″をセットする。

父、対応する外部レジスタ群１５のレジスタＲ１をリセ
ットする。１ＧＣ−ＣＰＵ７はレジスタ群１６のレジス
タ要素に１“が立っている事を条件として、ｒａｍｌ　
４の内容を読み出し処理を行なう。第１１図ではブロッ
クＡ１を中心として述べであるが、ブロックＡ２、・・
・以下についても同じであり、全体として前述の如き動
作となる。

次に本実施例の肌理時間について説明する。第１２図は
本実施例の処理時間の系統図である。図中、ｔ、はＰ−
（”ＰＵＩの１両面分の処理時間、ｔ２は最終段の（”
−ＭＰＵ　（ｎ　）　１３の処理時間、ｔ、は最終段の
Ｃ−ＭＰＵ　（ｎ　）１３によシ駆動されたＧＣ−１”
：ＰＵ７の処理時間である。従って、１画面分の総処理
時間Ｔは、Ｔ＝ｔ、！−１−ｔア＋ｔ、　　・・・・・・（１）と
なる。一方、シングルな計算機によって同様な処理を行
なった場合の処理時間Ｔ。は、Ｔｏ＝ｔ、ｌ＋ｎｔ、半
ｎ　ｔ　、　　　−・−（２）となる。但し、ｎはブロ
ック個数に相当する。両者を比較すると本実施例では個
数ｎに相当する１、、１．に関する時間が短縮Ｘれる。

特に（ｔア半ｔｇ）＞＞’ｔｆ　　の時には、（１，＋
１．　）））　１．の条件は、一般に、ｔア＞＞ｔ、＞
ｔｇの関係がある由に、導き出せる条件である。

次にＰ−ＣＰｔＪｌ、Ｃ−ＭＰＵＩ　Ｏ及び−Ｇ　Ｃ−
ＣＰ　Ｔ、Ｊ　７の処理手順の変更方法について述べる
。

前述の如く、Ｐ、−ＣＰＵＩ、Ｃ−ＭＰｔＪ及びＧＣ−
ＣＰＵ７から構成される複合計算機は、処理速度の高速
化に対して理論的には無限の可能性を有している。本実
施例では構成要素である各プロセッサの処理手順を外部
から容易に書き換えできる様にしである。ホストコンピ
ュータ２に接続されている記憶装置２０には、各プロセ
ッサの処理手順を示すマイクロコードがあらかじめ記録
されており、必要に応じてこれらのマイクロコードのメ
ニューの１つを複合計算１幾のプロセッサの主目盛りに
転記する。Ｐ　−ＣＰ　ＩＪ　１の主目盛りへの伝記は
ホストコンピュータとＰ−Ｃ））Ｕ間インターフェース
２７の伝送路を使用し容易に行なう事ができる。又ＧＣ
ＣＰＵ７に対してはホストコンピュータとＧＣ−ＣＰＵ
間イフィンターフエース２８送路を使用して容易に行な
う事ができる。Ｃ−Ｍ　Ｐ　Ｕの主目盛へのマイクロコ
ー　ドの転記は、Ｐ−ＣＰＵＩ及びＲＡＭ９を介して以
下の様にして行なう。

まずホストコンピュータ２よりホストコンピュータ、！
：Ｐ−ＣＰＵ間インターフェース２７の転送路を経由し
てＰ−ＣＰＵＩにマイクロコートｔ−転送する。Ｐ−Ｃ
ＰＵＩは転送されて来た内容をそのままＲＡＭ９の対応
するブロックＡｉに転記する。例えば、Ｃ−ＭＰＵ９に
間するマイクロコードであれば、１１．ＡＭ９のＡ１に
書き込む。Ｒ，Ａ　Ｍ９の各ブロックには、処理モード
を示す１バイトの情報を格納するエリヤを設けておく。

このエリヤは決して他の目的に使用しないメモリとして
確保しておくものとする。１１１．ＡＭ９のブロックに
プログラムが転記されている場合は、この処理モードを
“１“とする。その他の時は／１０／／とする。このよ
うにＲＡＭ９にマイクロコードと処理モードをセットし
て該当する（”−ＭＰＵをイニシャル起動すると、モー
ドが１“の場合にはまずＲ，ＡＭ９より自分自身のマイ
クロコードを呼び出し指定されただ番地に格納を行ない
、処理モードをり１セツトしその後イニシャル処理を実
行する、この様にＰ−ＣＰＵＩ、Ｃ−ＭＰＵ、　ＧＣ−
（’ｒＰＵ７の処理手順はホストコンピューター２から
随時書き換え出来る為、非常に広範な利用が可能となる
。

次に本実施例の複合計算機装置の処理中、異常発生が起
きた時の処理方法について記述する。各ｃ　−Ｍ　Ｐ　
Ｕ及びＧ　（”！　−ＣＰ　Ｕ　７け、処理中にエラー
が発生した時異常報告信号線２６を通して異常信号をオ
ンする様仕組んである。この信号は各プロセッサーから
別々に出力されるが、ロジック回路２１によりＯＲ，さ
れて、いずれかのプロセッサが異常の時、Ｐ−ＣＰＩＪ
Ｉに異常報告する保になっている。ｐ−（：’ＰＵＩは
自分自身の異常を含む全ブロセツザの異常を監視し、異
常発生時、ホストコンピュータ２にホストコンピュータ
とＰ−ＣＰＵ間イフィンターフエース２フ送路を経由し
て異常報告する様に仕組んである。この様な構成である
為、本実施例の複合針Ｗ磯装置はホストコンピュータ２
の１つの端末として動作する事を可能としている。

次にプラント８の車列を生産設備のプラントとし、且つ
、コンベアライン上での搬送物の自動種分けに適用した
事例を第１３図に従って説明する。

第１３図は直角方向に互いにクヮスしたコンベアライン
１０１を持ち、搬送物１０２を該ライン上に載せ、クロ
ス点でのテーブル１０３上で３方向のコンベアライン１
ｏＩＣｌ０ＩＢ、ｌ０ＩＣのどれに前記搬送物１０２を
搬送させるかの仕分けを自動的に行なっている。この自
動仕分けは直接的にはコンベア分岐装置１０４によって
行なう。

即ち、どちらの方向に仕分けるかの指令５１をホストコ
ンピュータ２から受けたコンベア分岐装置１０４は、ア
ーム１０５を作動さ亡て、テーブル１０３上の（般送・
吻１０２を、仕分は指令方向のコンベアライン上に載せ
、これによって仕分けが完了する。

指吾５１は第１図に示したＧＣ−ＣＰＵ７の計算結果を
基にホストコンピュータ２から信号として出力されるも
のである。この指令の基礎となるデータがカメラセンナ
１０６によって撮像されたテーブル１０１上の状傳であ
る。カメラセンサ１０６はテーブル１０３上を撮像し、
その撮像データをカメラインターフェース１０７を介し
てＰ−ＣＰＵＩに送る（ホストコンピュータ２を介する
場合もある）。カメラインターフェース１０７は、Ｐ−
ＣＰＵＩへの入力要求の割り込みＩＲＱ及びデータの送
出順位を整備し、Ｐ−ＣＩ）ＩＪｌに送１１トする機能
を持つ。尚　Ｐ−ＣＰＵ１がデータを受信した以降の動
きは前述した第１図の実施例の通りである。第１図のＰ
−ＣＰｔＪ　１からＧＣ−ＣＰ　Ｕ　７に至る経路の中
での処理は搬送物１０２のパターン認識の処理となる。

第１４図はとのパターン認識の代表的な事例を示したも
のである。

入力コンベアライン１０１上には種々の搬送物１０２が
截る。図では３種の搬送物１０２Ａ。

１０２Ｂ、１０２Ｃが成っている。これらの搬送物は１
度テーブル１０３上に載せられ、カメラセンサ１０６に
よってテーブルの真上から撮映される。一方、事前にど
の搬送物がどの化ラインに仕分けられるか計算機側は分
かつており、シターン認識結果に応じて仕分は先が決定
される事になる。

図では、搬送物１０２Ａはライン１０４Ａに、１０２Ｂ
はライン１０４Ｂに、搬送物１０２Ｃはライン１０４Ｃ
に搬送される様になっている。

次に、搬送物１０２のパターン認識について説明する。

第１５図及び第１６図は搬送物１０２Ａ及び１０２Ｄの
事例を示しており、”ｏ　＋　Ｙ６　。

Ｘｈｒｎａｘ、　Ｙｈｍａｘ、　Ｘｈｍｉｎ　Ｘ’ｆｈ
ｍｉｎ　　なる要素を検出する牢により搬送物１０２Ａ
及び１０２Ｄを判定する事ができる。第１７図は搬送物
１０２ＤがＸ軸方向、Ｙ軸方向に対して整列されていな
い事例を示しており、ｓｘ、ｓｙを監視する事によって
、傾きの度合いや、搬送物が１０２Ｄである事を認識す
る。

上記したパターンのＸ軸方向への投影、Ｙ軸方向への投
影、即ち、頻度数の加算処理はシングルな計算機によっ
ても達成可能であるが、この統計処理を第１図に示した
本実施例によって達成する仕方を以下述べる。

まず、Ｃ−ＭＰＵ内でのデータ処理について説明する。

各Ｃ−ＭＰＵ内では対応するＲ、ＡＭＱ内のブロック内
データを読み出して次の統計処理を行なう。即ち、ｋラ
イン目の度数集計値ｙｈ（ｋ）を求める。これは次の様
な式となる。

となる。但し、ｊは各ラインの画素番号、ｙｋ（ｊ）は
にライン目のｊ画素番目の画素情報（２値情報）である
。各ブロックごとにラインは６４個ある由、各ブロック
個有の６４ブロツクについて（４）式の計算を行なう。

この結果、各ブロック如に６４個の度数集計値が得られ
、この値はｆｌ、ＡＭ１４内の対応するブロック内に格
納される。更に、各ブロックについてｊ列目の度数集計
値Ｘｈｉ（Ｎを求める。これは、となる。但し、ｘｊ（ｋ）は１列に番目の画素情報、ｋ
ｌはそのブロックのスタートライン番号ｋ　ｔは最終ラ
イン番号である。（５）式によって得られるデータ個数
は１０２４個であり、このデータもＲＡＭ１４の対応ブ
ロックに格納される。

次にＧＣＣＰＵ７内でのデータ処理について説明する。

ＧＣ−ＣＰＵＩ内でのデータ処理による統系処理は、（
４）式、（５）式で求めた列について企画面分の度数集
計を行なう事になる。列方向の度数集計値をＸｈ（ｊ）
とすると、ｘｈ（ｊ）＝　ΣＸｈｔ（ｊ　）＋Ｘｈ　ｉ
　（ｊ　ｌ　　　・旧・・（６）−１となる。ここで、　１夕１　Ｘｈｔ（ｊ）はｉ番目以前
の１．１ブロックの集計値を示す。ライン方向の集計はＣ−ＭＰ
Ｕによる集計によって完了している由、新たな演算処理
は不用である。かくして得られたライン方向及び列方向
のデータから特徴を抽出する作業及び比較する作業もＧ
Ｃ−ＣＰＵ７が行なう。

特徴を抽出及び比較のアルゴリズムは対象とするパター
ンによって変化するものである事は云うまでもない。本
実施例の複合計算装置ではあらかじめ各プロセッサの作
業手順について幾種類かをマイクロコード化シ、ホスト
コンピュータ２の記憶装置２０に記録しておき、必要に
応じて、プロセッサのマイクロコードを書き換えて最適
のロジックを使用できる様に仕組んである。又、処理中
の異常発生時には、異常報告をホストコンピュータ２に
出力できる様にしである。

以上の説明は生産設備の事例について行なったが、その
他一般の画像データの処理についても同様に処理する事
が出来る。又、Ｐ−ＣＰｔＪｌやＣ−ＭＰＵやＧＣ−Ｃ
ＰＵ７は、一般的に計算機と見て良く、従って主メモリ
等は図面上は省略したものと見てよい、、内、システム
として増設する場合にはブロック単位のメモリの追加、
Ｃ−ＭＰＵノ追加及びＰ−ＣＰＵＩ、Ｇ　Ｃ−ＣＰ　Ｕ
　７　（Ｄ　７７ト上の機能の追加によって簡単に行な
う事ができる。システムとしての規模の縮少も同様に対
応するプロセッサやメモリの縮少を図る事により実現で
きる。

本実施例によれば、Ｐ　−ＣＰ　Ｕ　１、Ｃ−Ｍ　Ｐ　
Ｕ。

ＧＣ−ＣＰＵ７を１対Ｎ対１の階層構成とし、こレラヲ
ホストコンピュータ２の下位コンピュータとして動作さ
せている為、第１２図で示す様に総処理時間を著しく短
縮し得る効果があり、シングル計算機のＮ倍の処理速度
を得る事も出来る。又、前記Ｐ−ＣＰＵｔ、Ｃ−ＭＰＴ
Ｊ、Ｇ　ｃ−ｃ　ｐ　ｕ　７の各計算機の処理手順をホ
ストコンピュータ２によりオンラインで書き換える事が
可能な為、システムの要求に合わせたプロセッサの数の
増減を容易に行なう事が出き、システムの柔軟性を著し
く向上させる効果があり、又システムを多目的に使用す
る事が出来る。Ｃ−ＭＰＵとＧ（’ニーＣＴ’Ｕ７とは
処理中エラーを発生した時に異常信号をロジック回路２
１を介してＰ−ＣＰＵＩＫ出カする様にし、とのＰ−Ｃ
ＰＵＩは自分自身の異常を含めてＣ−ＭＰＵとＧ　Ｃ−
ＣＰ　Ｕ　７との異常をホストコンピュータ２にコンピ
ュータリンケージ制御装置３．４を介して報告する様に
した為、Ｐ−ＣＰＴＪｌ、Ｃ−Ｍ　Ｐ　ｔＪ及びＧ　Ｃ
−ＣＰ　Ｕ　７を含む計算機装置をホストコンピュータ
２の端末として動作し得る効果がある。

本発明によれば、階層を構成している各プロセッサの処
理手順を上位のホストコンピュータにより書き換え出来
る構成にした事により、システムとしての柔軟性に富ん
だ複合計算機装置を提供する事ができる。

【図面の簡単な説明】

第１図は本発明の複合計算機装置の一実施例を示したブ
ロック図、第２図はプラントとＰ−ＣＰＵを直結した場
合の例を示す説明図、第３図は第１図のプラントからホ
ストコンピュータ又はＰ−ＣＰＵへのデータ転送手順例
を示したタイムチャート図、第４図は第１図に示したプ
ラントから送られてくる画像データの構成例を示した説
明図、第５図は第４図の画［酸データとメモリとの関係
を示す説明図、第６図は第１図で示したＲＡＭに対する
マルチアクセス方法例を示した説明図、第７図は第１図
に示したＰ−ＣＰＵのイニシャル処理のフローチャート
図、第８図は第１図のＰ−ＣＰＵがプラントからダイレ
クトにデータを取り込む場合の処理フローチャート図、
第９図は第１図のＣ−ＭＰＵのフローチャート図、第１
０図は第１図のＧＣＣＰＵのフローチャート図、第１１
図は第１図のプラントからのデータのＧＣ−ＣＰＵ内で
の処理に至るタイムチャート図、第１２図は第１図で示
した実施例の処理時間の系統線図、第１３図は生産設備
プラントの一例を示す説明図、第１４図は搬送物のパタ
ーン認識の代表的な事例を示す説明図、第１５図は搬送
物１０２Ａのパターン認識を示す説明図、第１６図は整
列した搬送物１０２Ｄのパターン認識を示す説明図、第
１７図は整列していない搬送物１０２Ｄのパターン認識
を示す説明図である。１・・・Ｐ−（’！ＰＩＪ、　　２・・・ホストコンピ
ュータ、３゜４．５．６・・・コンピュータリンケージ
制御装置、７−ＧＣ−ＣＰＵ、９・　ＲＡＭ、１０，１
１　。１３−Ｃ−ＭＰＴｒ、　　１４・ｒａｍ　、　　１５．
　１６・・・茅４−目茅　５　目茅ｔ　目／芽７目

Claims

【特許請求の範囲】

１．１個の上位プロセッサをＮ個の記憶ブロックを有す
る第１のランダムアクセスメモリを介してＮ個の中位プ
ロセッサに結合し、１個の下位プロセッサをＮ個の記憶
ブロックを有する第２のランダムアクセスメモリを介し
て前記Ｎ個の中位プロセッサに結合して成り、前記上位
プロセッサと前記Ｎ　個の中位プロセッサとに結合され
て前記第１のランダムアクセスメモリの各ブロックを上
位プロセッサを各中位プロセッサのどちらの管理下にお
くかを決定する第１のレジスタと、前記下位プロセッサ
と前記Ｉｌｌの中位プロセッサとに結合されて前記第２
のランダムアクセスメモリの各ブロックを下位プロセッ
サと各中位プロセッサのどちらの管理下におくかを決定
する第２のレジスタとを設けた複合計算機装置において
、前記上位プロセッサと下位プロセッサとにそれぞれコ
ンピュータリンケージ制御装置を介して結合されるホス
トコンピュータと、このホストコンピュータに結合され
て各プロセスサの処理手順を示すマイクロコードを記憶
する記憶装置とを設け、前記ホストコンピュータは特定
のマイクロコードヲ、上位プロセッサの主メモリ及び下
位プロセッサの主メモリに各コンピュータリンケージ制
御装置を介して転記すると共に、Ｎ個の中位プロセッサ
の各主メモリに上位プロセッサと第１のランダムアクセ
スメモリとを介して転記することを特徴とする複合計算
機装置。
２．１個の上位プロセッサをＮ　ｆ［ｓの記憶ブロック
を有する第１のランダムアクセスメモリを介してＮ個の
中位プロセッサに結合し、１個の’ｌプロセッサをＮ個
の記憶ブロックを有する第２のランダムアクセスメモリ
を介して前記Ｎ個の中位プロセッサに結合して成り、前
記上位プロセッサと前記Ｎ個の中位プロセッサとに結合
されて前記第１のランダムアクセスメモリの各ブロック
を上位フロセッサと各中位プロセッサのどちらの管理下
におくかを決定する第１のレジスタと、前記下位ブロセ
ツザと前記Ｎ個の中位プロセッサとに結合されて前記第
２のランダムアクセスメモリの各ブロックを下位プロセ
ッサと各中位プロセッサのどちらの管理下におくかを決
定する第２のレジスタとを設けた複合計算機装置におい
て、前記上位プロセッサと下位プロセッサとにそれぞれ
コンピュータリンケージ制御装置を介して結合されるホ
ストコンヒユータラ設ケ、Ｎ１１ｉｌの中位プロセッサ
の各々と下位プロセッサとは処理中エラーを発生した時
に異常信号を発生するようにし、この異常信号を入力す
るロジック回路を設け、このロジック回路は入力された
異常信号をオアして前記上位プロセッサへ前記信号を出
力するよりにし、この上位プロセッサは自分自身の異常
を含めてＮ個の中位プロセッサ及び下位プロセッサの異
常を前記コンピュータリンケージ制御装置を介して前記
ホストコンピュータに報告するようにしたことを特徴と
する複合計算機装置。