JPH0773162A - 情報処理装置の性能モニタ - Google Patents
情報処理装置の性能モニタInfo
- Publication number
- JPH0773162A JPH0773162A JP5218480A JP21848093A JPH0773162A JP H0773162 A JPH0773162 A JP H0773162A JP 5218480 A JP5218480 A JP 5218480A JP 21848093 A JP21848093 A JP 21848093A JP H0773162 A JPH0773162 A JP H0773162A
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Abstract
(57)【要約】
【目的】スーパーコンピュータ等で、プログラム作成者
の勘に負うところの大きかったメモリアクセス負荷の状
態を定量的に把握することを可能とし、プログラムのチ
ューンアップを容易にする。 【構成】ＣＰＵ１からはメモリアクセス制御部２を介し
て、メモリユニット３−０〜３−３を同時にアクセスで
きる。メモリアクセス制御部２はＣＰＵ１からのメモリ
アクセス要求を解続し、アクセスするリクエストの種
別、アドレスに応じてメモリユニット３−０〜３−３の
いずれにリクエストを送出するかを判断する。メモリユ
ニット３−０〜３−３へのアクセスを計数するカウンタ
６−０〜６−３と、メモリユニット３−０〜３−３への
リクエスト信号を論理和した信号を計数するカウンタ５
を設け、これらすべてのカウンタはＣＰＵ１から参照で
きる。
の勘に負うところの大きかったメモリアクセス負荷の状
態を定量的に把握することを可能とし、プログラムのチ
ューンアップを容易にする。 【構成】ＣＰＵ１からはメモリアクセス制御部２を介し
て、メモリユニット３−０〜３−３を同時にアクセスで
きる。メモリアクセス制御部２はＣＰＵ１からのメモリ
アクセス要求を解続し、アクセスするリクエストの種
別、アドレスに応じてメモリユニット３−０〜３−３の
いずれにリクエストを送出するかを判断する。メモリユ
ニット３−０〜３−３へのアクセスを計数するカウンタ
６−０〜６−３と、メモリユニット３−０〜３−３への
リクエスト信号を論理和した信号を計数するカウンタ５
を設け、これらすべてのカウンタはＣＰＵ１から参照で
きる。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置の性能評
価，性能測定のための性能モニタに関する。
価，性能測定のための性能モニタに関する。
【０００２】
【従来の技術】近年、配列計算を主たる処理対象とす
る、いわゆるベクトル計算機が多く使われ始めている。
ベクトル計算機を有効に使いこなすためには、その特徴
を熟知し、場合によってはベクトル計算機が最大性能を
発揮できるようにプログラムを書き換える必要がある。
その熟知すべき特徴の一つに、プログラムのメモリに対
する負荷が挙げられる。
る、いわゆるベクトル計算機が多く使われ始めている。
ベクトル計算機を有効に使いこなすためには、その特徴
を熟知し、場合によってはベクトル計算機が最大性能を
発揮できるようにプログラムを書き換える必要がある。
その熟知すべき特徴の一つに、プログラムのメモリに対
する負荷が挙げられる。
【０００３】特に、最近の傾向として高速化のために、
メモリを共有したマルチプロセッサ構成をとることが多
いが、このようなメモリ共有型のマルチプロセッサ構成
のシステムでは、メモリ競合により深刻な処理性能定価
を来すことがあることが知られている。この性能定価を
回避するには、十分なメモリスループットを確保するこ
とも一つの方法ではあるが、そのためには開発，製造共
に莫大な費用がかかり、価格性能比で必ずしも優位に立
てるとは限らない。
メモリを共有したマルチプロセッサ構成をとることが多
いが、このようなメモリ共有型のマルチプロセッサ構成
のシステムでは、メモリ競合により深刻な処理性能定価
を来すことがあることが知られている。この性能定価を
回避するには、十分なメモリスループットを確保するこ
とも一つの方法ではあるが、そのためには開発，製造共
に莫大な費用がかかり、価格性能比で必ずしも優位に立
てるとは限らない。
【０００４】したがって、プログラムをメモリ競合が生
じにくいように変更することにより性能定価を避ける方
が実現する上有利となる。しかしながら、そのために
は、プログラムのどの部分でメモリ競合が生じ易いかを
プログラム作成者に知らしめる必要があるが、従来、こ
のような情報を知るしめる手段がなかった。
じにくいように変更することにより性能定価を避ける方
が実現する上有利となる。しかしながら、そのために
は、プログラムのどの部分でメモリ競合が生じ易いかを
プログラム作成者に知らしめる必要があるが、従来、こ
のような情報を知るしめる手段がなかった。
【０００５】
【発明が解決しようとする課題】上述したように、従来
はプログラムのどの部分でメモリ競合が生じ易い情報を
プログラム作成者に知らしめる手段がなく、プログラム
作成者の勘に頼っていることが多いため、対応の費用で
処理性能の定価を回避することができないという問題点
がある。
はプログラムのどの部分でメモリ競合が生じ易い情報を
プログラム作成者に知らしめる手段がなく、プログラム
作成者の勘に頼っていることが多いため、対応の費用で
処理性能の定価を回避することができないという問題点
がある。
【０００６】
【課題を解決するための手段】本発明の性能モニタは、
同時に独立して動作可能な複数のメモリユニットから成
るメモリ装置と、１台以上の演算処理装置を具備する情
報処理装置の性能モニタであって、前記演算処理装置か
らの前記メモリ装置へのアクセス要求を、該当する前記
メモリユニットに送出するように制御するメモリアクセ
ス制御手段と、いずれかの前記メモリユニットに要求信
号が送出されると歩進する前記演算処理装置対応の計数
手段とを含むことを特徴とする。
同時に独立して動作可能な複数のメモリユニットから成
るメモリ装置と、１台以上の演算処理装置を具備する情
報処理装置の性能モニタであって、前記演算処理装置か
らの前記メモリ装置へのアクセス要求を、該当する前記
メモリユニットに送出するように制御するメモリアクセ
ス制御手段と、いずれかの前記メモリユニットに要求信
号が送出されると歩進する前記演算処理装置対応の計数
手段とを含むことを特徴とする。
【０００７】
【実施例】本発明の第１の実施例を示す図１を参照する
と、本実施例はＣＰＵ１と、メモリアクセス制御部２
と、４つのメモリユニット３−０，３−１，３−２およ
び３−３と、オア回路４と、５つのカウンタ５，６−
０，６−１，６−２および６−３とから構成されてい
る。
と、本実施例はＣＰＵ１と、メモリアクセス制御部２
と、４つのメモリユニット３−０，３−１，３−２およ
び３−３と、オア回路４と、５つのカウンタ５，６−
０，６−１，６−２および６−３とから構成されてい
る。
【０００８】ＣＰＵ１は命令を解釈し実行する演算処理
装置であり、メモリを参照する命令を実行する場合およ
び命令をメモリからフェッチする場合に結線１０１を介
してメモリアクセス制御部２にメモリアクセス要求を送
出する。
装置であり、メモリを参照する命令を実行する場合およ
び命令をメモリからフェッチする場合に結線１０１を介
してメモリアクセス制御部２にメモリアクセス要求を送
出する。
【０００９】メモリアクセス制御部２はＣＰＵ１からメ
モリアクセス要求を受取ると、ＣＰＵ１からの要求アド
レスに対応したメモリユニット３−０〜３−３にそれぞ
れ結線１０２−０〜１０２−３を介して要求信号を送出
する。
モリアクセス要求を受取ると、ＣＰＵ１からの要求アド
レスに対応したメモリユニット３−０〜３−３にそれぞ
れ結線１０２−０〜１０２−３を介して要求信号を送出
する。
【００１０】ＣＰＵ１からのメモリアクセス要求にはス
カラデータのアクセス要求とベクトルデータのアクセス
要求とがある。スカラデータのアクセス要求の場合に
は、ＣＰＵ１から送られるてくるアドレスをそのまま用
いて、アクセスするメモリユニットを選択し、該当する
メモリユニットに要求信号およびアドレスを送出する。
カラデータのアクセス要求とベクトルデータのアクセス
要求とがある。スカラデータのアクセス要求の場合に
は、ＣＰＵ１から送られるてくるアドレスをそのまま用
いて、アクセスするメモリユニットを選択し、該当する
メモリユニットに要求信号およびアドレスを送出する。
【００１１】一方、ベクトルデータのアクセス要求の場
合には、ＣＰＵ１から供給される先頭アドレスと要素間
間隔をもとにしてメモリアクセス制御部２でベクトルデ
ータを構成している各要素のアドレスを生成し、生成さ
れたアドレスに対応するメモリユニットに対して要求信
号およびアドレスを送出する。もっとも、スカラデータ
の場合とベクトルデータの場合とを問わず、メモリに対
する書込みの場合には書込みデータも送出する。要求信
号は要素毎に送出され、要素間間隔により最大４要素同
時に送出される。
合には、ＣＰＵ１から供給される先頭アドレスと要素間
間隔をもとにしてメモリアクセス制御部２でベクトルデ
ータを構成している各要素のアドレスを生成し、生成さ
れたアドレスに対応するメモリユニットに対して要求信
号およびアドレスを送出する。もっとも、スカラデータ
の場合とベクトルデータの場合とを問わず、メモリに対
する書込みの場合には書込みデータも送出する。要求信
号は要素毎に送出され、要素間間隔により最大４要素同
時に送出される。
【００１２】メモリユニット３−０〜３−３は、メモリ
アクセス制御部２からそれぞれ１０２−０〜１０２−３
を介して送られてくる指示に基いて動作する。ＣＰＵ１
からみた番地付けは図３に示されるようにされており、
メモリアクセス制御装置２は、この番地付けを前提とし
てアクセスするメモリユニットを決定している。また、
図３から明らかなように、メモリ上連続したアドレスに
配置されたベクトルデータがアクセスされる場合は同時
に４要素アクセスできる。
アクセス制御部２からそれぞれ１０２−０〜１０２−３
を介して送られてくる指示に基いて動作する。ＣＰＵ１
からみた番地付けは図３に示されるようにされており、
メモリアクセス制御装置２は、この番地付けを前提とし
てアクセスするメモリユニットを決定している。また、
図３から明らかなように、メモリ上連続したアドレスに
配置されたベクトルデータがアクセスされる場合は同時
に４要素アクセスできる。
【００１３】結線１０２−１〜１０２−３を介してメモ
リユニット３−０〜３−３に送出される要求信号は、ま
たオア回路４にも供給され、オア回路４から結線１０３
を介してカウンタ５に入力し結線１０３が論理‘１’に
なるとカウンタ５は歩進される。すなわち、結線１０２
−０〜１０２−３のいずれかを介してメモリユニット３
−０〜３−３に要求信号が送出されたタイミングでカウ
ンタ５は歩進される。カウンタ５の値は結線１０４を介
してＣＰＵ１に供給され、ＣＰＵ１がカウンタ５の値を
参照することができる。
リユニット３−０〜３−３に送出される要求信号は、ま
たオア回路４にも供給され、オア回路４から結線１０３
を介してカウンタ５に入力し結線１０３が論理‘１’に
なるとカウンタ５は歩進される。すなわち、結線１０２
−０〜１０２−３のいずれかを介してメモリユニット３
−０〜３−３に要求信号が送出されたタイミングでカウ
ンタ５は歩進される。カウンタ５の値は結線１０４を介
してＣＰＵ１に供給され、ＣＰＵ１がカウンタ５の値を
参照することができる。
【００１４】結線１０２−０〜１０２−４はまた、それ
ぞれカウンタ６−０〜６−３にも供給され、カウンタ６
−０〜６−３はそれぞれ結線１０２−０〜１０２−３が
論理‘１’になった時歩進される。カウンタ６−０〜６
−３はそれぞれ結線１０５−０〜１０５−３を介してＣ
ＰＵ１に供給され、ＣＰＵ１がカウンタ６−０〜６−３
の値を参照することができる。
ぞれカウンタ６−０〜６−３にも供給され、カウンタ６
−０〜６−３はそれぞれ結線１０２−０〜１０２−３が
論理‘１’になった時歩進される。カウンタ６−０〜６
−３はそれぞれ結線１０５−０〜１０５−３を介してＣ
ＰＵ１に供給され、ＣＰＵ１がカウンタ６−０〜６−３
の値を参照することができる。
【００１５】ＣＰＵ１は図示されない毎クロックサイク
ルに歩進されるタイマを内蔵しており、このタイマによ
って規定される一定時間でのカウンタ５および６−０〜
６−３の値を参照することにより、そのプログラムによ
るメモリ負荷を算定することができる。プログラム作成
者は、こうして得られたメモリ負荷を基にしてメモリ負
荷を減らすようにプログラムを検討することができる。
ルに歩進されるタイマを内蔵しており、このタイマによ
って規定される一定時間でのカウンタ５および６−０〜
６−３の値を参照することにより、そのプログラムによ
るメモリ負荷を算定することができる。プログラム作成
者は、こうして得られたメモリ負荷を基にしてメモリ負
荷を減らすようにプログラムを検討することができる。
【００１６】次に、図２は本発明の第２の実施例を示す
ブロック図である。本実施例は、２つのＣＰＵ１１−０
および１１−１と、メモリアクセス制御部１２と、４つ
のメモリユニット１３−０，１３−１，１３−２および
１３−３と、オア回路１４と、２つのアンド回路１５−
０および１５−１と、２つのカウンタ１６−０および１
６−１とで構成される。
ブロック図である。本実施例は、２つのＣＰＵ１１−０
および１１−１と、メモリアクセス制御部１２と、４つ
のメモリユニット１３−０，１３−１，１３−２および
１３−３と、オア回路１４と、２つのアンド回路１５−
０および１５−１と、２つのカウンタ１６−０および１
６−１とで構成される。
【００１７】ＣＰＵ１１−０および１１−１は第１の実
施例におけるＣＰＵ１と同等の機能を有する演算処理装
置であり、それぞれ結線２０１−０および２０１−１を
介してメモリアクセス制御部１２にメモリアクセス要求
を送出する。
施例におけるＣＰＵ１と同等の機能を有する演算処理装
置であり、それぞれ結線２０１−０および２０１−１を
介してメモリアクセス制御部１２にメモリアクセス要求
を送出する。
【００１８】メモリアクセス制御部２は、ＣＰＵ１１−
０およひＣＰＵ１１−１から送られてきたメモリアクセ
ス要求を調停して結線２０２−０〜２０２−３を介して
メモリユニット１３−０〜１３−３にそれぞれ要求信号
を送出する。メモリユニット１３−０〜１３−３は、第
１の実施例におけるメモリユニット３−０〜３−３と同
様に図３に示されるような番地付けがなされており、メ
モリアスケス制御部１２は、この番地付けがＣＰＵ１１
−０と１１−１に共通であるとの前提としてアクセスす
るメモリユニットを決定する。
０およひＣＰＵ１１−１から送られてきたメモリアクセ
ス要求を調停して結線２０２−０〜２０２−３を介して
メモリユニット１３−０〜１３−３にそれぞれ要求信号
を送出する。メモリユニット１３−０〜１３−３は、第
１の実施例におけるメモリユニット３−０〜３−３と同
様に図３に示されるような番地付けがなされており、メ
モリアスケス制御部１２は、この番地付けがＣＰＵ１１
−０と１１−１に共通であるとの前提としてアクセスす
るメモリユニットを決定する。
【００１９】メモリアクセス制御部１２は、ＣＰＵ１１
−０または１からのリクエストのいずれか一方を処理
し、同時にはメモリユニット１３−０〜３に要求信号を
送出しない。要求信号送出元ＣＰＵ番号は結線２０３−
０〜１を介して出力されそれぞれアンド回路１５−０お
よび１５−１に供給される。ＣＰＵ１１−０のアクセス
要求に対する要求信号が送出された時は２０３−０が論
理‘１’に、ＣＰＵ１１−１のアクセス要求に対する要
求信号が送出された時は２０３−１が論理‘１’にな
り、それぞれアンド回路１５−０，１５−１を活性化す
る。
−０または１からのリクエストのいずれか一方を処理
し、同時にはメモリユニット１３−０〜３に要求信号を
送出しない。要求信号送出元ＣＰＵ番号は結線２０３−
０〜１を介して出力されそれぞれアンド回路１５−０お
よび１５−１に供給される。ＣＰＵ１１−０のアクセス
要求に対する要求信号が送出された時は２０３−０が論
理‘１’に、ＣＰＵ１１−１のアクセス要求に対する要
求信号が送出された時は２０３−１が論理‘１’にな
り、それぞれアンド回路１５−０，１５−１を活性化す
る。
【００２０】結線２０２−０〜２０２−３を介してメモ
リユニット１３−０〜１３−３に供給される要求信号
は、第１の実施例と同様にしてオア回路１４にも供給さ
れ、４つの信号の論理和がとられて結線２０４を介して
アンド回路１５−０および１５−１に供給される。アン
ド回路１５−０および１５−１はメモリユニットへの要
求信号の要求元ＣＰＵ番号を示す２０３−０および２０
３−１と、メモリユニット１３−０〜１３−３のいずれ
かにアクセス要求があったことを示す２０４の論理積を
とり、それぞれカウンタ１６−０および１６−１にそれ
ぞれ結線２０５−０および２０５−１を介して供給され
る。カウンタ１６−０および１６−１はそれぞれ２０５
−０および２０５−１が論理‘１’になると歩進される
カウンタで、それぞれＣＰＵ１１−０およびＣＰＵ１１
−１によるメモリアクセス要求によりメモリユニット１
３−０〜１３−３に対して要求信号を送出した回数を示
している。
リユニット１３−０〜１３−３に供給される要求信号
は、第１の実施例と同様にしてオア回路１４にも供給さ
れ、４つの信号の論理和がとられて結線２０４を介して
アンド回路１５−０および１５−１に供給される。アン
ド回路１５−０および１５−１はメモリユニットへの要
求信号の要求元ＣＰＵ番号を示す２０３−０および２０
３−１と、メモリユニット１３−０〜１３−３のいずれ
かにアクセス要求があったことを示す２０４の論理積を
とり、それぞれカウンタ１６−０および１６−１にそれ
ぞれ結線２０５−０および２０５−１を介して供給され
る。カウンタ１６−０および１６−１はそれぞれ２０５
−０および２０５−１が論理‘１’になると歩進される
カウンタで、それぞれＣＰＵ１１−０およびＣＰＵ１１
−１によるメモリアクセス要求によりメモリユニット１
３−０〜１３−３に対して要求信号を送出した回数を示
している。
【００２１】カウンタ１６−０および１６−１はそれぞ
れ結線２０６−０および２０６−１を介してＣＰＵ１１
−０および１１−１に供給され、ＣＰＵ１１−０および
１１−１から１６−０および１６−１の値を参照するこ
とができる。ＣＰＵ１１−０および１１−１は、図示さ
れない内蔵タイマと、カウンタ１６−０および１６−１
からそれぞれが実行しているプログラムのメモリ負荷を
算定することができる。
れ結線２０６−０および２０６−１を介してＣＰＵ１１
−０および１１−１に供給され、ＣＰＵ１１−０および
１１−１から１６−０および１６−１の値を参照するこ
とができる。ＣＰＵ１１−０および１１−１は、図示さ
れない内蔵タイマと、カウンタ１６−０および１６−１
からそれぞれが実行しているプログラムのメモリ負荷を
算定することができる。
【００２２】以上述べた２つの実施例は本発明の望まし
い例であり、本発明がこれらの実施例に限定されるもの
ではないことはいうまでもない。
い例であり、本発明がこれらの実施例に限定されるもの
ではないことはいうまでもない。
【００２３】
【発明の効果】以上説明したように、本発明はメモリに
対して、アクセス要求を送出する毎に計数する計数手段
を有することにより、プログラムのメモリ負荷状態を知
らしめることができ、プログラム修正に供することがで
き、結果としてベクトル計算機の性能を引出すことが可
能になる。
対して、アクセス要求を送出する毎に計数する計数手段
を有することにより、プログラムのメモリ負荷状態を知
らしめることができ、プログラム修正に供することがで
き、結果としてベクトル計算機の性能を引出すことが可
能になる。
【図１】本発明の第１の実施例のブロック図である。
【図２】本発明の第２の実施例のブロック図である。
【図３】本発明におけるメモリの番地付けの一例を示す
図である。
図である。
１，１１−０，１１−１ ＣＰＵ ２，１２ メモリアクセス制御部 ３−１〜３−３，１３−０〜１３−３ メモリユニッ
ト ４，１４ オア回路 ５，６−０〜６−３，１６−０〜１６−１ カウンタ １５ アンド回路。
ト ４，１４ オア回路 ５，６−０〜６−３，１６−０〜１６−１ カウンタ １５ アンド回路。
Claims (2)
- 【請求項１】 同時に独立して動作可能な複数のメモリ
ユニットから成るメモリ装置と、１台以上の演算処理装
置を具備する情報処理装置の性能モニタであって、 前記演算処理装置からの前記メモリ装置へのアクセス要
求を、該当する前記メモリユニットに送出するように制
御するメモリアクセス制御手段と、 いずれかの前記メモリユニットに要求信号が送出される
と歩進する前記演算処理装置対応の計数手段とを含むこ
とを特徴とする情報処理装置の性能モニタ。 - 【請求項２】 前記メモリユニットに要求信号が送出さ
れると歩進する前記メモリユニット対応の計数手段を設
けたことを特徴とする請求項１記載の情報処理装置の性
能モニタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5218480A JPH0773162A (ja) | 1993-09-02 | 1993-09-02 | 情報処理装置の性能モニタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5218480A JPH0773162A (ja) | 1993-09-02 | 1993-09-02 | 情報処理装置の性能モニタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0773162A true JPH0773162A (ja) | 1995-03-17 |
Family
ID=16720593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5218480A Pending JPH0773162A (ja) | 1993-09-02 | 1993-09-02 | 情報処理装置の性能モニタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0773162A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005339107A (ja) * | 2004-05-26 | 2005-12-08 | Nec Electronics Corp | パフォーマンス・モニタ回路 |
-
1993
- 1993-09-02 JP JP5218480A patent/JPH0773162A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005339107A (ja) * | 2004-05-26 | 2005-12-08 | Nec Electronics Corp | パフォーマンス・モニタ回路 |
| JP4504737B2 (ja) * | 2004-05-26 | 2010-07-14 | ルネサスエレクトロニクス株式会社 | パフォーマンス・モニタ回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990323 |