JPS5966226A - Stacked switching circuit - Google Patents

Abstract

PURPOSE:To attain reduction in the chip size and to speed up the response speed by providing a discharge circuit comprising an I<2>L circuit to a lower-stage switching circuit of a stacked switching circuit comprising an I<2>L circuit. CONSTITUTION:The upper-stage switching SW circuit 11 comprising a constant current source 10 and the I<2>L cicuit and the lower-stage SW circuit 12 are provided between a power supply Vcc and GND. The base of a common emitter SW transistor(TR)Q11 of the circuit 12 is driven with an output current IB of the circuit 11. A discharge circuit 20 comprising an injection TRQ21 and a multi- collector TRQ22 discharges a charge of a capacitor C1 between the base and the emitter of the TRQ11. When a control signal having L level is inputted to an input terminal T1, the TRQ11 of the circuit 12 turns on and a TRQ13 turns off. When the signal at the terminal T1 changes to H level, the TRQ12 turns off and the charge of the capacitor C1 is discharged via the circuit 20, and the switching time is reduced.

Description

【発明の詳細な説明】 本発明は禎み′重ねスイッチング回路、特に工２Ｌ（工
ｎｔｅｇｒａｔｅ４工ｎｊｅｃｔ”ｉｏ、ｎ　、　Ｌｏ
ｇ、Ｌｃ　）回路’ｃ８Ｒみ重ねた回路（以下スタソク
ドエ２Ｌ回路と称丁）に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a superimposed switching circuit, particularly an integrated switching circuit (integrate four
g, Lc) Circuit 'c8R circuit (hereinafter referred to as 2L circuit).

−ラ回路、レリえ／ｆ　Ｔ　Ｔ　Ｌ’、、（、Ｔ”ｒａ
’ｎ５１ｓｔｏｒ　Ｔｒａｎ　−５１ｓｔｏｒ　ＬＯｇ
’ｉｃ、’）　’回路等とともに同一半導体チップ上に
共存させ条こと咋″艷るため、各槙電子回路に多用され
ている。そして！願発明に先立って゛、本願発明者によ
り“亀のを動量的に利用する等の目的で、いわゆるスタ
ックド１２９回路が考案ちれ１こ。スタンクト″ｘ２Ｌ
回路は、下段工２Ｌ回路の入力端に上段工２Ｌ回路の出
力信号がインジェクション電流として供給されるような
回路に構成されている。-ra circuit, relie/f T T L', (, T”ra
'n51stor Tran -51stor LOg
'ic,') 'It is widely used in various electronic circuits because it can coexist with circuits on the same semiconductor chip. A so-called stacked 129 circuit was devised for the purpose of using it dynamically. Stunkt"x2L
The circuit is configured such that the output signal of the upper stage 2L circuit is supplied as an injection current to the input end of the lower stage 2L circuit.

ところで、上記スタックドエ”回路には、下段：、、、
工２Ｌ回粋におけるスイッチング論理動作用トランジス
テノベース・エミッタ間容量のため、高速応″＄に′−
界がめ乞ことが本願発明者の検討によ９判−１明した。By the way, the above stacked "circuit" has the lower row:
Due to the transistor base-emitter capacitance for switching logic operation in the 2L circuit, high-speed response
Based on the study conducted by the inventor of the present application, it has been found that the world is in disarray.

そこで本願発明者等によｐ５本発明に先立ちベース・エ
ミッタ間容量に蓄積きれた：電荷を抵抗を介して放電し
、これにより嵩速工６答を行うようにしたスタックド１
２９回路が検討された。この回路構成によれば、放電用
抵抗を設けない時に比較し高速応答が可能である。Therefore, prior to the present invention, the inventors of the present application and others have developed a stacked 1 that has accumulated in the capacitance between the base and emitter: discharges the charge through the resistor, and thereby performs bulk construction.
Twenty-nine circuits were considered. According to this circuit configuration, faster response is possible than when no discharge resistor is provided.

しかじ、上記ベース・エミッタ間容量が、０．２ｐＦ〜
０．５ｐ？程度であるため例えば１００にΩ程度の半導
体拡Ｐｔ４抗暫同−手導体チ７−′内に設けなければな
らない。上述の如き尚抵抗により、チ。However, the above base-emitter capacitance is 0.2 pF ~
0.5p? Therefore, it is necessary to provide a semiconductor expanded Pt4 resistor of about 100Ω, for example, in the temporary conductor chip 7-'. Due to the resistance as described above, CH.

ツプサシズの増大が住じるととも、に、牛４体集積回路
の集積度が堺下し好ｌしくな、吟ことが判明した。It has been found that as the number of circuits increases, the degree of integration of four-body integrated circuits decreases.

ちなみに、本願発明に先立ち本発明者等によって検討さ
れたスタックド１２９回路の一列を第１図について述べ
る。Incidentally, a series of stacked 129 circuits studied by the present inventors prior to the present invention will be described with reference to FIG.

図示のスタックド１２９回路には、トランジスタＱ目の
ベース・エミッタ間容量ＣＩに充電芒れた電荷を放電さ
せるための放電用抵抗Ｒムか設けられている。上段工２
Ｌ回路１１から下段工２Ｌ回路１２に車流工９が流れる
時、抵抗Ｒ１の抵抗値（列えげＬＯＯＫΩ）に対応した
電圧がこの抵抗Ｒ１の両端に生じ、この時トランジスタ
Ｑ、＋ｔもオン状態に動作する。The illustrated stacked 129 circuit is provided with a discharging resistor R for discharging the charge charged in the base-emitter capacitance CI of the Q-th transistor. Upper level work 2
When the vehicle current 9 flows from the L circuit 11 to the lower stage 2L circuit 12, a voltage corresponding to the resistance value of the resistor R1 (row LOOKΩ) is generated across this resistor R1, and at this time, the transistors Q and +t are also in an on state. works.

一方、克流工ゎが流れない時、コンデンサＯ。On the other hand, when the current does not flow, the capacitor O.

に蓄積された電荷が抵抗Ｒ１を弁して放電さ扛る。The charges accumulated in the resistor R1 are discharged.

しかし、抵抗Ｒ，は高抵抗値でおるため、これを半導体
拡散抵抗で育成するには半導体チップ面積が大となり、
集積度が低下する。これは、工Ｃの生産コストが大とな
り好ｌしくない。However, since the resistor R has a high resistance value, the semiconductor chip area would be large to grow it with a semiconductor diffused resistor.
The degree of integration decreases. This is not preferable because the production cost of the process C increases.

本発明は、上述の如ｉｔ笑状からな妊れたものでめり、
その目的とするところは、半導体９に積回路化する際に
必要なチップサイズを小とし、しかも高速応答可能な積
み重ねスイッチング回路を提供するものでらる。The present invention is based on the above-mentioned situation,
The purpose is to provide a stacked switching circuit which can reduce the chip size required when integrated into a semiconductor 9 and is capable of high-speed response.

以下、本発明の一実施列を述べる。なお、第２図は本発
明を適用した工２Ｌ回路の一列を示す回路図であ勺、半
導体集積回路（以下において工Ｃという）に構成されて
いるものとする。One embodiment of the present invention will be described below. It should be noted that FIG. 2 is a circuit diagram showing one line of a 2L circuit to which the present invention is applied, and is assumed to be configured in a semiconductor integrated circuit (hereinafter referred to as 2L circuit).

本発明に従った槓み重ねスイッチング回路の本質的特徴
によれば、萱ず第１の動作電位点（＋Ｖｏｏ）と第２の
動作電位点（ＧＮＤ）との間に上巳 段スイッチング回路ｔｔ’６下段スイッチング回路１２
とが直列に接続されている。この結果、上段スイッチン
グ回路１１と下段スイッチング回路１２とは互いに異な
る電位で動作する。下段スイッチング回路１２はエミッ
タ接地スイッチングトランジスタＱ目を具備する。この
トランジスタＱ目のベースに上段スイッチング回路１１
の出力電流工、が供約されると、このトランジスタＱ目
はオン状態となる。上段スイッチング回路１１から下段
スイッチング回路１２のエミッタ接埠スインチングトラ
ンジスタＱ目のベースへの出力砥流工おの供給か停止さ
れると、このトランジスタＱｓ＋はオフ状態となる。本
発明によれば、エミンタ接地スイッチングトランジスタ
Ｑ目のベースφエミソ夕間容、、鍜°・に充電された電
荷、を放電、さ竺る。１″めの放電、回路２．０がこの
トランジスタＱ口のベースに接続され、特にこの弊夷回
路２０は、工２Ｌ回路の形態に構成されるとともにイン
、ジエクタ、トランジスタＱ２＋とマルチコレクメトラ
ざジスタＱ２２とを、具備している。上段スイッチング
す路１．１と下段スイッチング回路１２との間の１位う
インｔ２にインジェクタトランジスタＱ＋２１のエミッ
タが接続され、このトランジスタＱｌｔのベースは第２
の動作電位点（ＧＮＤ、）に接続筋れて、！、る。イン
ジェクタトランジスタＱ２Ｉのコレクタはマルチコレク
タトランジスタＱｚ２のベースに接続され、マルチコレ
クタトランジスタＱ２２の第１コレク！ＯＬは下段スで
ツテング回路１２のスイッチングトラン’）スＩＩ　Ｑ
目（７）ベースに接続されて！今。−ルーコレクタトラ
ンジスタＱｉｘの池のコレクタ、、ｌＪ、ｔば第２コレ
クタＣ２、第３コレクメＣ３）か１．そのベースに！醪
されている。According to the essential feature of the stacked switching circuit according to the present invention, the upper layer switching circuit tt'6 is connected between the first operating potential point (+Voo) and the second operating potential point (GND). Lower switching circuit 12
are connected in series. As a result, the upper switching circuit 11 and the lower switching circuit 12 operate at different potentials. The lower switching circuit 12 includes a Q-th common emitter switching transistor. The upper stage switching circuit 11 is connected to the base of this Q-th transistor.
When the output current, , is supplied, this transistor Q turns on. When the supply of output power from the upper switching circuit 11 to the base of the emitter-crossed switching transistor Q of the lower switching circuit 12 is stopped, this transistor Qs+ is turned off. According to the present invention, the charges accumulated in the base φ emitter voltage capacitance of the Q-th emitter grounded switching transistor are discharged and discharged. The 1'' discharge circuit 2.0 is connected to the base of this transistor Q, and in particular, this circuit 20 is configured in the form of a circuit 2L circuit, and also includes an input, a diector, a transistor Q2+, and a multi-collection circuit 2.0. The emitter of the injector transistor Q+21 is connected to the first input t2 between the upper switching circuit 1.1 and the lower switching circuit 12, and the base of the transistor Qlt is connected to the second transistor Q22.
It is connected to the operating potential point (GND, ) of ! ,ru. The collector of the injector transistor Q2I is connected to the base of the multi-collector transistor Qz2, and the first collector of the multi-collector transistor Q22! The OL is the switching transformer of the switching circuit 12 in the lower stage.
Eyes (7) connected to the base! now. - the collector of the collector transistor Qix, , lJ, t is the second collector C2, the third collector C3) or 1. On that basis! It is fermented.

本発明の好適な実施ＶＩｌｌによれば、上段スイッチン
グ回路１１と下段スイッチング回路１２とはともに１２
Ｌ回路に構成嘔れ、定電Ｎ源ａＳ、によｐ構成□され−
ｆｃ’ｔｉ、赫供給ｉｔＯ力・第□１の１作電位点（＋
ｖ・・）、と上品スイッチング回艷１との間に。According to a preferred embodiment VIll of the present invention, the upper switching circuit 11 and the lower switching circuit 12 are both 12
The L circuit is configured with a constant voltage N source aS, and the P configuration is -
fc'ti, 赫supplied itO force・1st □1st operation potential point (+
v...), and between the elegant switching cycle 1.

接続されている。It is connected.

電流供給手段１０の定電流瞭Ｃ８Ｉに謝れる定電流工８
と仮定、シ、上段工２Ｌ’回路１１１’ｌ’のインジェ
クタトランジスタＱｌｌ　　、Ｑｓ　　、Ｑｓ・・・・
・・の個数をＭと仮定丁れば、各インジェクタトランジ
スタＱｔ　　、Ｑｓ　　、Ｑｓ・・・・・・の各エミッ
タ・コレクタ経路に流４る各インジェクタ亀ｉ、ｕ、工
。７Ｍとなる。Constant current generator 8 that can be used for constant current control C8I of current supply means 10
Assuming that, the injector transistors Qll, Qs, Qs of the upper stage 2L' circuit 111'l'...
Assuming that the number of injector transistors Qt, Qs, Qs... is M, each injector transistor i, u, It will be 7M.

放電回路２０中のインジェクタトランジスタＱｉ＋・・
・・・・の個数と下段工２Ｌ回路１２中のインジェクタ
トランジスタＱＬｍ・・・・・・の個数との和の個数を
ＮとＱｚ１・・・・・の各エミッターコレクタ経路に流
れる各インジェクタ電流はＩｓ／Ｎとなる。個数Ｍ＝個
数Ｎと設Ｙ丁舎ことにＬり、全インジェクタトランジス
タＱ、＋　　、Ｑ、ｓ　　＋Ｑｓ　　、・・・・・・Ｉ
Ｑ１２１Ｑ１区・・・・・・の各エミッタ・コレクター
路に流れるインジェクタ′＃ＬｔＡｔは互いに等しくな
る。Injector transistor Qi+ in the discharge circuit 20
Each injector current flowing through each emitter-collector path of N and Qz1 is the sum of the number of injector transistors QLm in the lower stage 2L circuit 12 and the number of injector transistors QLm in the lower stage 2L circuit 12. Is/N. Since the number M=number N and the configuration Y, all injector transistors Q,+,Q,s +Qs,...I
The injectors'#LtAt flowing into each emitter-collector path of the Q121Q1 section are equal to each other.

以下本、願の好適な実施例の！μ、と回路動４１１．と
金より詳細に説明する。　　、、。The following is a preferred embodiment of the present application! μ, and circuit behavior 411. and gold will be explained in more detail. ,,.

トランジスタＱ＋　　＋　Ｑｚ　　、Ｑｊ　　、　Ｑｊ
　、、、Ｑ、ｓは、上段工ｊＬＬ９１路１馬を構部し、
６のうちうてツル２食ＰトランジスタＱ凰　＋　Ｑ３　
　＋、Ｑｓがイ７ジ１クター゛トランジス−として動作
し・　ＮＦＮマル、チデレクタトラ、イジスタＱｚ、、
Ｑｊかスイッチング論理動作ｋＨ５゜忙、？イ？スタＱ
目・Ｑ　１ｚ　、Ｑ、　ｔ、、ｓは下段工！Ｌ回路１２
牟構柊し、この５　チＮ　、、Ｐ　ｌ（マルチコレクタ
トランジスタＱｔ、ｔ＋Ｑｒａがスイツチン（−理動作
を行１／１、ラテラルＰＮ　Ｐ７．トランジ７りＱｔｚ
が父−／ｚイ′でるる・なお、コンデンサＣ，は、トラ
くジス！　Ｑｌｔのベース・エミッタ間容量を説明の些
宜のため図示したも′″ｃｈる・　　　、、、。Transistor Q+ + Qz, Qj, Qj
,,,Q,s has an upper level construction jLL91 road 1 horse,
Out of 6, 2 servings P transistor Q-o + Q3
+, Qs operates as a 7-digit 1-ctor transistor.
Qj or switching logic operation kH5゜busy? stomach? Star Q
Eyes/Q 1z, Q, t,,s are lower level workers! L circuit 12
With this in mind, these 5 transistors Qt, t+Qra are switched (- logical operation is 1/1, lateral PN P7. transistor 7 is Qtz
It's my father/Zi'de Ruru, and the capacitor C is a total mess! The base-emitter capacitance of Qlt is shown in the figure for convenience of explanation.

放−回路２０のトランジスタＱｚｔ、Ｑｚ−は、上段工
２Ｌ回路１１ρ１ら下段工弓、回路１２↑供給される毒
１］御電流の吸込みを行うととも５・°テデンサＣ，に
蓄積された電荷を慾礪させ千機竺も石する。＋ｖｏａｉ
ｔ源の電圧レベルは所定電圧レベルに設定され、定電流
回路Ｃ８Ｉを介してラインＬ１の電圧レベルが１．４　
Ｖ　、ラインｔ２の電圧レベルがｏ）７ｖＶＣ設定され
ている二 い１仮すに、入力端子ＴＬに供給′ちれる制御信号がロ
ーレベル（′Ｔな６ち、トランジスタＱ！のベースとエ
ミッタとが同電位）となると、トランジスタＱｌ′から
供給されるインジェクタ電流がトランジスタＱ２のベー
スに供給されることがない。The transistors Qzt and Qz- of the discharge circuit 20 are connected to the upper stage circuit 2L circuit 11ρ1 to the lower stage circuit 12, and the circuit 12↑supplied poison 1] absorbs the current and absorbs the charge accumulated in the 5° tedensor C. I admire him, and even the Senkijiku stone. +voai
The voltage level of the t source is set to a predetermined voltage level, and the voltage level of line L1 is set to 1.4 through constant current circuit C8I.
V, the voltage level of the line t2 is set to 7vVC.21 Suppose that the control signal supplied to the input terminal TL is at a low level ('T6, the base and emitter of the transistor Q! are at the same potential), the injector current supplied from transistor Ql' is not supplied to the base of transistor Q2.

その結果、スイッチングトラレジスタＱ２はオフとなり
、７点の電圧レベルは１．４　Ｖ　’Ｅで上昇丁□ると
去もにトランジスタＱ３よりのインジェクタ電流はトラ
ンジスター４の□ペースに流ｎ込む。トラン−）′ヌＪ
’Ｑｓ！Ｄのインジェクタ電流ＨトランンＬ２に流れ込
むとともにトランジスタＱ４のベース・コレクタ接谷誉
□介して千鐘工２Ｌ回路１２□のトランジス□りＱ目の
ベースにむかして流れ込む。As a result, the switching resistor Q2 turns off, and the voltage level at the 7 points rises to 1.4 V'E. Then, the injector current from the transistor Q3 flows into the transistor 4's □ pace. tran-)'nu J
'Qs! The injector current of D flows into the H tran L2, and also flows through the base-collector junction of the transistor Q4 to the base of the Q-th transistor □ of the Senjoko 2L circuit 12□.

上段工ｔＩ、回路１１中のインジェタトランジスタＱ　
＋　　、’Ｑ”３　　、’Ｑ”ｉ　’・・す・・慢個数
Ｍ、定電流泥ＯＢ・に流れΣ定１流工８．マルチコレク
タトランジスタＱ４の第１コレクタＣＩのコレクタ面積
を適晩（に設定することによって、上段工２Ｌ回路１１
のマルチコレクタトランジスタＱ４の第１コレクタＣ９
から下段工２］、１回路Ｌ２のトランジスタＱ口のベー
スにむかって流れ込む電流よりを例えば２０μＡに設定
することかできる。Upper level engineering tI, injector transistor Q in circuit 11
+, 'Q'3, 'Q'i'...S...Holding number M, constant current flow to OB・Σ constant 1 flow 8. By setting the collector area of the first collector CI of the multi-collector transistor Q4 to an appropriate value, the upper stage 2L circuit 11
The first collector C9 of the multi-collector transistor Q4 of
2], the current flowing toward the base of the transistor Q port of one circuit L2 can be set to, for example, 20 μA.

一方、放α回路２０のトランジスタＱ２＋＋Ｑ、２！は
下記の通り動作する。On the other hand, transistor Q2++Q, 2! of the radiation α circuit 20! works as follows.

放電回路２０中のインジェクタトランジスタＱ２＋・・
・・・・の個数と下段工”Ｌ回路１２中のインジェクタ
トランジスタＱ目・・・・・・の個数との和の個パＮ、
定電＃Ｌ諒ＯＥ＋、［流れる定電加工８を適切に設定す
ることによって、放電回路２０中のインジェクタトラン
ジスタＱｚＩのエミンタ参コレクタ径路に流れるインジ
ェクタ電流工。を列え＃−ｆ２０μＡに設定子ることか
できる。Injector transistor Q2+ in the discharge circuit 20...
The sum of the number of... and the number of Q-th injector transistors... in the lower stage L circuit 12,
Constant current #L OE+, [by appropriately setting the flowing constant current 8, the injector current flows into the emitter collector path of the injector transistor QzI in the discharge circuit 20. You can set it to #-f20μA.

マルチコレクタトランジスタＱｚｚの第２コレクタ０２
　、第３コレクタＣ３は第３図に示すようにそのベース
に接続ちれる１こめ、マルチコレクタトランジスタＱ宜
ｚ［ｄＫがカレントミラー回路とじて動作子る。インジ
ェクタトランジスタＱ２１のインジェクタ’ＲＬ流工。Second collector 02 of multi-collector transistor Qzz
, the third collector C3 is connected to its base as shown in FIG. 3, and the multi-collector transistor Q[dK operates as a current mirror circuit. Injector 'RL style of injector transistor Q21.

がカレントミラー回路の入力電流となるとともにマルチ
コレクタトランジスタＱｚｔの第２コレクタＣ２と第３
コレクタＣ３とに流れ込む。マルチコレクタトランジス
タＱｚｚの第１コレクタＯｉ　　、ｍ２コレクタＯｚ　
　−８３コレクタＯｓの各コレクタ面積を所定の値に設
定することによって、所定の出力電流工ｌをマルチコレ
クタトランジスタの第１コレクタ０ｒＫｉＷｔ、丁こと
かできる。このようにして、カレントミラー回路の出力
電流Ｉｌを列えばｌＯμＡに設定することかできる。becomes the input current of the current mirror circuit, and the second collector C2 and the third collector of the multi-collector transistor Qzt
It flows into collector C3. First collector Oi, m2 collector Oz of multi-collector transistor Qzz
By setting the area of each collector of the -83 collector Os to a predetermined value, a predetermined output current I can be equal to the first collector 0rKiWt of the multi-collector transistor. In this way, the output current Il of the current mirror circuit can be set to lOμA.

従って、入力端子ＴＩの制御信号がローレベルの場合、
工８−工ｌ　（列えは１０μＡ）なる電流が下段工２Ｌ
向路１２のトランジスタＱ口のベースに流れ込みこのト
ランジスタＱ＋ｔがオンとなる。Therefore, when the control signal of input terminal TI is low level,
The current of 8 - 1 (10 μA in row) is lower 2L.
It flows into the base of the transistor Q in the direction path 12, turning on this transistor Q+t.

従って、インジェクタトランジスタＱＬ２のインジェク
タ電流はトランジスタＱ目のコレクタ・エミッタ経路に
流れ込み、トランジスタＱ１３はオフとなる。Therefore, the injector current of the injector transistor QL2 flows into the collector-emitter path of the Qth transistor, and the transistor Q13 is turned off.

次に、入力端子ＴＩに供給される制御信号がハイレベル
（丁ナワチ、トランジスタＱよのベースがそのエミッタ
、Ｊニジ茜電位）となると、トランジスタＱ＋から供給
さｎるインジエククー流はトランジスタＱ！のベースに
供給さ粁る。Next, when the control signal supplied to the input terminal TI becomes a high level (the base of the transistor Q is at the emitter potential and the potential of the base of the transistor Q is high), the current flowing from the transistor Q+ is applied to the transistor Q! supplied to the base.

七の結呆、スイッチングトランジスタＱｚ　ｕオンとな
り、Ａ点の電圧レベルは０．７ＶＸで低下するとともに
トランジスタＱ８＝９のインジェクタ電流はトランジス
タＱ２のコレクターエミッタ経路に流れ込む。従って、
マルチコレクタトランジスタＱ４はオフとなり、このト
ランジスタＱ４の第１コレクタＣ１から下段工２Ｌ回路
１２のトランジスタＱｌｌのベースにむかって流れ込む
屯苑工。At the end of the seventh step, the switching transistor Qzu turns on, and the voltage level at point A drops to 0.7VX, and the injector current of the transistor Q8=9 flows into the collector-emitter path of the transistor Q2. Therefore,
The multi-collector transistor Q4 is turned off, and the current flows from the first collector C1 of the transistor Q4 to the base of the transistor Qll of the lower stage 2L circuit 12.

は零となる。becomes zero.

一方、放電回路２０のトランジスタＱｚ＋　ｒ　Ｑｖｚ
は先に説ψ」した動作ｔを続行するため、この場合も１
０μＡの出力電流工りがマルチコレクタトランジスタＱ
ｇｅの第１コレクタＯＩに流れる。On the other hand, the transistor Qz+ r Qvz of the discharge circuit 20
continues the action t explained earlier, so in this case also 1
Multi-collector transistor Q has an output current of 0 μA.
ge's first collector OI.

この様にして入力端子で亀の訂」両信号がローレベルか
らハイレベルに変化すると、下段工２Ｌ回路のトランジ
スタ１１のベース・エミッタ間容量Ｃ１に充電されてい
た電荷は放電回路２０金構成するカレントミラー回路の
出力電流１直に↓つテ４ａ速に放電葛れる。かくして、
下段工！Ｌ回路１２のトランジスタＱｒ＋のオン状態か
らオフ状態へのスイッチング時間が短縮芒れる。In this way, when both signals change from low level to high level at the input terminal, the electric charge stored in the base-emitter capacitance C1 of the transistor 11 of the lower stage 2L circuit forms a discharge circuit. The output current of the current mirror circuit is discharged at a rate of 4A. Thus,
Lower level worker! The switching time from the on state to the off state of the transistor Qr+ of the L circuit 12 is shortened.

一方、第４図に示す；うに、放゛亀回路２０が工２Ｌ回
路形態となっているため、放１回路２０はモノリシック
牛４体集積回路内部で極めて不妊な面積で形成場れるこ
とかできる。Ｎ　型シリコン基板４００はアース電位に
接続され、基板４００上にはＮｍエピタキシャル層４１
０が形成場れている。このＮ型エピタキシャル層４１０
内にはアクセプタの選択拡散によってＰ型拡散層４２０
゜４２１．４２２か形成場れてｂる。ドナーの選択拡散
によってＰ型拡散層４２１中にはＮ　型拡散層４３１，
４３２，４３３が形Ｊメされ、Ｐ型拡散層４２２中には
Ｎ＋型拡赦Ｎ！４３４，４３５，４３６が形成ちれる。On the other hand, as shown in FIG. 4, since the radiator circuit 20 is in the form of a 2L circuit, the radiator circuit 20 can be formed in an extremely infertile area within the monolithic four-body integrated circuit. . An N type silicon substrate 400 is connected to ground potential, and an Nm epitaxial layer 41 is formed on the substrate 400.
0 is formed. This N-type epitaxial layer 410
Therein, a P-type diffusion layer 420 is formed by selective diffusion of acceptors.
The formation field is ゜421.422. Due to selective diffusion of donors, an N type diffusion layer 431 is formed in the P type diffusion layer 421,
432 and 433 are J-shaped, and N+ type expanded N! is included in the P-type diffusion layer 422. 434, 435, 436 are formed.

Ｐ型拡散７ｆｉ４２０はインジエクタトランジスタＱ・
・０”１７糾し１動、叩するとと、もに−その”５ツタ
電極としての電極層４４０とオーミック接触している。P-type diffusion 7fi420 is an injector transistor Q.
- When the 0"17 is pressed and struck, both are in ohmic contact with the electrode layer 440 serving as the 5" vine electrode.

Ｎ型エビタ中シャルＮ４１０はインジェクタトランジス
タＱ２１のベースとして動作するとともにマルチコレク
タトランジスタＧｈｍのエミッタとしても動作する。Ｐ
型拡散＊４２′１はインジェクタトランジスタＱ■のコ
レゲタとして動作するとともにマルチコレクタトランジ
スタＱ、ｚａのベースとして動作する。Ｎ＋型型数散層
４３１４３２．４３３はそれぞれマルチコレクタトラン
ジスタＱ２！の第１コレクタＯ，、第２コレクタ０２゜
第３コレクタＣ８として動作する。Ｐ型拡散層４２１、
Ｎ＋２！！Ｉ拡散層４３２，４３３には電極層４４１か
オーミック接触している。The N-type Evitator N410 operates as the base of the injector transistor Q21 and also operates as the emitter of the multi-collector transistor Ghm. P
The type diffusion *42'1 operates as a collector of the injector transistor Q2 and as a base of the multi-collector transistors Q and za. N+ type scattering layers 431,432 and 433 are multi-collector transistors Q2! The first collector O, the second collector 02° operate as the third collector C8. P-type diffusion layer 421,
N+2! ! The electrode layer 441 is in ohmic contact with the I diffusion layers 432 and 433.

Ｎ型エピタキシャル層４１０は下段工２Ｌ回路１２のマ
ルチコレクタトランジス／　Ｑ、　ｓ　ｔのエミッタと
しても動作し、Ｐ銅拡散層４２２はこのトランジス、り
Ｑｌｌのベースとして動作する。Ｎ　型拡散層４３４．
４３５，４３６はそれぞれマルチコレクタトランジスタ
Ｑ目の第１コレクタＯｔ、第２コレクタＯｘ　　、第３
コレクタＣ３として動作する。The N-type epitaxial layer 410 also operates as the emitter of the multi-collector transistor /Q,st of the lower stage 2L circuit 12, and the P copper diffusion layer 422 operates as the base of this transistor, Qll. N type diffusion layer 434.
435 and 436 are the first collector Ot, the second collector Ox, and the third collector of the Q-th multi-collector transistor, respectively.
Operates as collector C3.

さらに、電極層４４２がＨ＋型型数散層４３１Ｐ銅拡散
層４２２とオーミンク接触してｈる。Furthermore, the electrode layer 442 is in ohmink contact with the H+ type scattering layer 431P copper diffusion layer 422.

このように下段工２Ｌ回路１２のトランジスターＬｆ、
放ル回路２０のトランジスタＱ＊ｔ　＋　Ｑｔｓとの間
にはいかなるアイソレーション層も配置される必要がな
く、こ扛らのトランジスタＧＬｔｔ　。In this way, the transistor Lf of the lower stage 2L circuit 12,
There is no need to arrange any isolation layer between the transistors Q*t + Qts of the release circuit 20, and these transistors GLtt.

Ｑ＋＋ｉ　＋　Ｑｚｔ　　はモノリシック牛導体集積回
路内で互いに極めて隣接して配置されることができる。Q++i + Qzt can be placed closely adjacent to each other in a monolithic conductor integrated circuit.

以上の如き回＃！Ｉ＃作が行われる結果、トランジスタ
Ｑ目のオン状態に動作する際の立上引竺間が良好になり
、制御信号に対し出力信号が筒速応答するようになる。Times like the above! As a result of the I# operation, the rise time when the Qth transistor turns on is improved, and the output signal responds to the cylinder speed with respect to the control signal.

以上の如く、本発明を適用し・たスタックド１２５回路
に・よれば、上段工２Ｌ＠路企ら下段ニー回路を駆動す
る際に高速度化か可能になる。しかも高速度の放電回路
が工ＺＬ回路咳↓りて構成されているので、池の工Ｍ　
Ｌ回路と同一半導体チップ上に形成することができ、七
のための面積も小さくてよい。従って、スタックド１２
５回路の高速゛度化が竹われるのみでなく、生産コスト
を大巾に低減させることができる。As described above, according to the stacked 125 circuit to which the present invention is applied, it is possible to increase the speed when driving the upper knee circuit 2L@roki and the lower knee circuit. Moreover, since the high-speed discharge circuit is constructed from the ZL circuit, the Ikeno M
It can be formed on the same semiconductor chip as the L circuit, and the area for the circuit 7 may be small. Therefore, stacked 12
Not only can the speed of the five circuits be increased, but the production cost can be greatly reduced.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明に先立ち本願発明者等によって検討され
たスタック）”　Ｘ　”　Ｉｔ回路の回路図、第２図は
本発明の一実施例を示すスタックド１２５回路の回路図
、 第３図は第２因の実施例の一部の回路の等価回路図、 第４図は本発明の一実施例によるモノリシック牛導体集
積回路の要部断面図である。 Ｑ＋　％　　Ｑｇ　％　Ｑｓ　％　　Ｃ４・・・上段工
２Ｌ回路を構成するトランジスタ％　ＧＬＩＩ％　　Ｑ
ｔｓｂ　Ｑｔｓ・・・下段工２Ｌを構成するトランジス
タ、Ｑｚｔ　＋　Ｑｔｓ　　・・・放電動作を行うため
のトランジスタ、Ｃ１・・・トランジスタＱ目のベース
・エミッタ間容量、工。、工８、工Ｌ・・・電流。 第　　１　　図 第　　２　　図 第　　３　図 第　　４　図 “２／　２ｏ６／２”　　ａ・・、２Figure 1 is a circuit diagram of a stacked " An equivalent circuit diagram of a part of the circuit of the embodiment of the second factor. FIG. 4 is a cross-sectional view of a main part of a monolithic conductor integrated circuit according to an embodiment of the present invention. Q+ % Qg % Qs % C4... Transistor % that constitutes the upper stage 2L circuit GLII% Q
tsb Qts...Transistor constituting the lower stage 2L, Qzt + Qts...Transistor for performing discharging operation, C1...Base-emitter capacitance of the Qth transistor. , Engineering 8, Engineering L...Current. Figure 1 Figure 2 Figure 3 Figure 4 “2/2o6/2” a..., 2

Claims (1)

【特許請求の範囲】 １、第１の動作電位点（＋ｖｏｏ）と第２の・動作電位
点（ｆ）　Ｎ　Ｄ’　）との間に直列接続され友上段ス
イッチング回路Ｕと下段スイッチング回路（６）とを具
備してな９： 上記下段スイッチング回路（６）はエミッタ接地スイッ
チングトランジスタ（Ｑ口）を具備してなり、該エミッ
タ接地スイッチングトランジスタ（Ｑ目）のベースは上
記スイッチング回路ａ漫の出力′に流（１Ｂ）によって
駆動されｔ　　・ インジェクタトランジスタ（Ｑｔ’ｔ１　）とマルチコ
レクタトランジスタ（Ｑ＊ｇ　）とにより構成された放
電回路（イ）が上記下段スイッチング回路（２）の上韻
工Ｓツタ接地スイッチングトランジスタ（Ｑｒｇ　）の
ベースに接続され、上記上段スイッチング回路ｑυと上
記下段スイッチング回路（６）との間のライン（ｔ２　
）に該インジェクタトランジスタ（Ｑ’＊ｉ）のエミッ
タが接続され、上記第２の動作電位点（’ＧＮＩ））に
該インジェクタトランジスタ（ＣＬ４　＋　）のベース
ト該マルチコレクタトランジスタ（Ｑｚ＊、）のエミッ
タとが接続され、該インジェクタ・トランジスタ（Ｑ２
（）ののコレクタが該マルチコレ、フタトランジスタ（
：Ｑ、ｚ＊）のベースに接続され、該マルチコレクタト
ランジスタ（Ｑ＊＊　）の第１コレクタ（０’ｌ）は上
記下段スイッチング回路（６）のエミッタ接地スイッチ
ングトランジスタ（Ｑ目）のベースに接続され、該マル
チコレクタトランジスタ（Ｑｚ２）の池のコレクタ（Ｏ
Ｈ＋　０３　）はそのベースに接続されたことを特徴と
する積み重ねスイッチング回路。　　　　　　　　　　
　。 ２、上記上段スイッチング回路αηと上記下段スイッチ
ング回路（６）とはともに工２Ｌ回路であることを特徴
とする特許請求の範囲第１埠記載の積み重ねスイッチン
グ回路。 ３ｏ　　上記上段スイッチング回路ａ刀と上記第１の動
作電位点（十ｖａ’ｃｉ）との間には定電流源（（３Ｓ
Ｉ）が接続されたことを特徴とする特許請求の範囲第２
項記載の極み重ねスイッチング回路。 ４、上記上段スイッチング回路ＤＩ）と上記下段スイッ
チング回路（６）とはともにモノリシック牛専体果・・
積回路内に形成さ、れたことを特徴とする’ｌ’！ｆｆ
請沓。 の範囲第２珈記載め粕み重ねスイッチング回蕗。[Claims] 1. An upper switching circuit U and a lower switching circuit (6) connected in series between the first operating potential point (+voo) and the second operating potential point (f) ) 9: The lower switching circuit (6) includes a common emitter switching transistor (Q port), and the base of the common emitter switching transistor (Q port) is connected to the output of the switching circuit a. The discharging circuit (A), which is driven by the current (1B) at The line (t2) is connected to the base of the ivy-grounded switching transistor (Qrg) and is connected to the line (t2) between the upper switching circuit qυ and the lower switching circuit (6).
) is connected to the emitter of the injector transistor (Q'*i), and the base of the injector transistor (CL4 + ) is connected to the second operating potential point ('GNI)), and the emitter of the multi-collector transistor (Qz*, ) is connected to the second operating potential point ('GNI)). is connected to the injector transistor (Q2
The collector of () is the multi-core, the lid transistor (
:Q, z*), and the first collector (0'l) of the multi-collector transistor (Q**) is connected to the base of the common emitter switching transistor (Qth) of the lower switching circuit (6). connected to the collector (O) of the multi-collector transistor (Qz2).
A stacked switching circuit characterized in that H+ 03 ) is connected to its base.
. 2. The stacked switching circuit according to claim 1, wherein the upper switching circuit αη and the lower switching circuit (6) are both 2L circuits. 3o A constant current source ((3S
Claim 2, characterized in that I) is connected.
The superimposed switching circuit described in Section 1. 4. Both the upper switching circuit DI) and the lower switching circuit (6) are monolithic products...
'l' characterized by being formed in a product circuit! ff
Beg for it. The range of 2nd column is described as lees layering switching time.