JPH06163817A - Epitaxial tab bias structure and integrated circuit - Google Patents
Epitaxial tab bias structure and integrated circuitInfo
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- JPH06163817A JPH06163817A JP5155512A JP15551293A JPH06163817A JP H06163817 A JPH06163817 A JP H06163817A JP 5155512 A JP5155512 A JP 5155512A JP 15551293 A JP15551293 A JP 15551293A JP H06163817 A JPH06163817 A JP H06163817A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、集積回路の或る動作
状態にて領域電位が電源電圧を超え得る領域を有する少
なくとも１個のエピタキシャル・タブを備えた集積回路
用エピタキシャル・タブ・バイアス構体に関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an epitaxial tub bias structure for an integrated circuit having at least one epitaxial tub having a region where a region potential can exceed a power supply voltage in a certain operating condition of the integrated circuit. It is about.
【０００２】[0002]
【従来の技術とその課題】誘導性負荷を駆動する集積回
路では、出力電位が電源電圧を超えることがあり、この
現象は、出力端子が集積回路の諸素子例えば内部抵抗又
はＰＮ接合コンデンサに接続される場合に、重大な問題
を生じる。一例として、図１は半導体材料のチップ１の
断面図を示し、このチップ１はＰ型基板２及びＮ型エピ
タキシャル・タブ３を備える。このエピタキシャル・タ
ブ３は、Ｐ+型拡散分離領域４によって隣接するエピタ
キシャル・タブから電気的に絶縁され且つ細長いＰ型層
５を有する。この層５は、破線で示された抵抗６を形成
し且つ集積回路１５の一部を形成すると共に、両端が２
つのＰ+型領域７及び８に終わる。これら領域７，８上
にはそれぞれコンタクト９，１０が形成されている。エ
ピタキシャル・タブ３はまたＮ+型領域１１を有し、こ
の上にエピタキシャル・タブ３をバイアスするためのコ
ンタクト１２が形成されている。2. Description of the Related Art In an integrated circuit that drives an inductive load, the output potential may exceed the power supply voltage. This phenomenon occurs because the output terminal is connected to various elements of the integrated circuit, such as internal resistors or PN junction capacitors. Cause serious problems. As an example, FIG. 1 shows a cross-sectional view of a chip 1 of semiconductor material, which chip 1 comprises a P-type substrate 2 and an N-type epitaxial tub 3. The epitaxial tub 3 has an elongated P-type layer 5 that is electrically isolated from the adjacent epitaxial tub by a P + -type diffusion isolation region 4. This layer 5 forms the resistor 6 indicated by the dashed line and forms part of the integrated circuit 15 and is 2 at both ends.
End in two P + type regions 7 and 8. Contacts 9 and 10 are formed on these regions 7 and 8, respectively. The epitaxial tub 3 also has an N + type region 11 on which a contact 12 for biasing the epitaxial tub 3 is formed.
【０００３】図１の構体では、もし抵抗６の両端領域の
一方例えば領域７の電位がエピタキシャル・タブ３の電
位（例えばコンタクト１２で決まるような）を超えるな
ら、領域７とエピタキシャル・タブ３の間のＰＮ接合で
形成された等価ダイオード（１３で示される）はターン
オンしてエピタキシャル・タブ３と基板２の間に形成さ
れた寄生等価コンデンサ（１４で示される）を充電する
ような大電流を通電し、且つ／又は領域７、エピタキシ
ャル・タブ３及び基板２によって形成され或はエピタキ
シャル・タブ３中に集積されたＰ型領域を含む他の素子
によって形成された寄生トランジスタをターンオンし得
るので、集積回路の動作を損ない、大電力損失を与え、
集積回路のこの部分を修理不能にさえすることになる。In the structure of FIG. 1, if the potential of one of the two end regions of the resistor 6, for example region 7, exceeds the potential of the epitaxial tub 3 (as determined by, for example, the contact 12), the regions 7 and 3 will be separated. An equivalent diode (indicated by 13) formed by the PN junction between the two turns on to supply a large current such as to charge a parasitic equivalent capacitor (indicated by 14) formed between the epitaxial tub 3 and the substrate 2. It may energize and / or turn on the parasitic transistor formed by the region 7, the epitaxial tub 3 and the substrate 2, or other device formed by the P-type region integrated in the epitaxial tub 3. Impairs the operation of the integrated circuit, gives a large power loss,
It would even make this part of the integrated circuit unrepairable.
【０００４】その結果、エピタキシャル・タブ３中に集
積されてエピタキシャル・タブ３と接合を形成するＰ型
領域の１つの電位が電源電圧を超える状態にて作動する
ように、もしチップ１上の集積回路１５が設計されるな
ら、エピタキシャル・タブ３を電源へ直接接続できな
い。As a result, if the integration on chip 1 is such that one of the P-type regions integrated in epitaxial tub 3 and forming a junction with epitaxial tub 3 will operate above the power supply voltage. If the circuit 15 is designed, the epitaxial tub 3 cannot be directly connected to the power supply.
【０００５】上記の問題を解決するために、浮動タブを
提供するかこれを電源へダイオードを介して接続するよ
うな種々の解決策が提案された。後者の解決策は、導電
性材料のチップ１８の一部を斜視図で示す図２に示され
ている。このチップ１８も基板２及びエピタキシャル・
タブ３を備える。このエピタキシャル・タブ３（又は図
示しないが、エピタキシャル・タブ３と電気的に接続さ
れた他のエピタキシャル・タブ）はＰ型領域１９を有
し、この領域１９はコンタクト２０によって電圧ＶCCの
電源に接続され且つエピタキシャル・タブ３と共にダイ
オード２１を形成する。エピタキシャル・タブ３は抵抗
６を形成するＰ型領域５（その一端はＶCCより高い電位
を呈し得る）及びエピタキシャル・タブ３中に集積され
た他の抵抗２３を定める他のＰ型領域２２も有する。図
２の構体では、領域５及び２２並びにエピタキシャル・
タブ３は寄生ＰＮＰトランジスタ２４を形成し、そして
領域５、エピタキシャル・タブ３及び基板２は他の寄生
ＰＮＰトランジスタ２５を形成する。図２は、寄生トラ
ンジスタ２４，２５のベースと基板２の間に置かれ且つ
基板２及びエピタキシャル・タブ３によって形成された
２個のコンデンサ２７，２６も示す。To solve the above problems, various solutions have been proposed, such as providing a floating tab or connecting it to a power supply via a diode. The latter solution is shown in FIG. 2, which shows a perspective view of a portion of the tip 18 of conductive material. This chip 18 is also a substrate 2 and an epitaxial
A tab 3 is provided. The epitaxial tub 3 (or another epitaxial tub not shown, which is electrically connected to the epitaxial tub 3) has a P-type region 19, which is provided by the contact 20 to supply the voltage V CC . Connected and with epitaxial tab 3 form diode 21. The epitaxial tub 3 also includes a P-type region 5 forming a resistor 6 (one end of which may exhibit a potential higher than V CC ) and another P-type region 22 defining another resistor 23 integrated in the epitaxial tub 3. Have. In the structure of FIG. 2, the regions 5 and 22 and the epitaxial
Tab 3 forms a parasitic PNP transistor 24, and region 5, epitaxial tub 3 and substrate 2 form another parasitic PNP transistor 25. FIG. 2 also shows two capacitors 27, 26 placed between the bases of the parasitic transistors 24, 25 and the substrate 2 and formed by the substrate 2 and the epitaxial tub 3.
【０００６】図２の構体において、且つまた浮動タブの
場合には、抵抗６の両方の端子（図示しない）のどちら
か一方での電圧の前縁がその端子とエピタキシャル・タ
ブ３の間の寄生ダイオード１３（図１に示したような）
をスイッチ・オンし、この寄生ダイオード１３によって
生じられた電流パルスはエピタキシャル・タブ３と基板
２の間の寄生コンデンサを充電し、そして電流パルスの
在る間、寄生トランジスタ２４と２５の少なくとも一方
がこれもまたスイッチ・オンされ得るように抵抗６の抵
抗値は急に減少する。そのため、図２の構体も問題を解
決しない。In the structure of FIG. 2, and also in the case of floating tabs, the leading edge of the voltage at either terminal (not shown) of resistor 6 causes the parasitic between that terminal and epitaxial tab 3. Diode 13 (as shown in FIG. 1)
Switch on, the current pulse generated by this parasitic diode 13 charges the parasitic capacitor between the epitaxial tub 3 and the substrate 2, and during the presence of the current pulse, at least one of the parasitic transistors 24 and 25 is The resistance of resistor 6 decreases sharply so that it too can be switched on. Therefore, the structure of FIG. 2 does not solve the problem.
【０００７】他の解決策は、エピタキシャル・タブとＰ
型領域（その電位が電源電圧を超えるかもしれない）と
の間にショットキ・ダイオードを形成することから成
る。ショットキ・ダイオードは、事実、ＰＮ接合と比べ
て低い直流バイアス電圧によってスイッチ・オンされる
ので、上述したように接続されると、ショットキ・ダイ
オードはただちにスイッチ・オンされ従ってＰ型領域と
エピタキシャル・タブによって形成された接合を短絡し
そして寄生ダイオード及び寄生トランジスタがスイッチ
・オンされるのを防ぐ。しかし、このような解決策は、
ショットキ・ダイオードの形成を許すプロセスだけに適
用可能である。Another solution is the epitaxial tub and P
Forming a Schottky diode with the mold region, the potential of which may exceed the supply voltage. The Schottky diode is in fact switched on by a lower DC bias voltage compared to the PN junction, so that when connected as described above, the Schottky diode is immediately switched on and thus the P-type region and the epitaxial tab. Shorts the junction formed by and prevents the parasitic diode and transistor from being switched on. But a solution like this
Applicable only to processes that allow the formation of Schottky diodes.
【０００８】この発明の目的は、エピタキシャル・タブ
と領域（その電位がエピタキシャル・タブの電圧を超え
且つ集積技術と無関係に生産し得る）との間の寄生ダイ
オードのターンオンを防止するためのエピタキシャル・
タブ・バイアス構体を提供することである。An object of the present invention is to prevent the turn-on of a parasitic diode between the epitaxial tub and the region, the potential of which exceeds the voltage of the epitaxial tub and which can be produced independently of the integration technology.
It is to provide a tab bias structure.
【０００９】[0009]
【課題を解決するための手段】この発明によれば、基準
電圧(VCC)にバイアスされ且つ少なくとも１つの領域(7)
を有する少なくとも１つのエピタキシャル・タブ(3)を
備え、前記領域の電位が或る動作モードでは前記基準電
圧を超える集積回路(15)用エピタキシャル・タブ・バイ
アス構体(30)において、第１トランジスタ(31)及び第２
トランジスタ(32)を備え、各トランジスタが第１端子及
び第２端子並びに制御端子を有し、前記第１トランジス
タの第１端子が前記基準電圧にバイアスされ、前記第２
トランジスタの第１端子が前記領域に接続され、両前記
制御端子が相互接続され、そして両前記第２端子が相互
接続されると共に前記エピタキシャル・タブ(3)に接続
されていることを特徴とするエピタキシャル・タブ・バ
イアス構体が提供される。According to the present invention, at least one region (7) is biased to a reference voltage (V CC ).
In an epitaxial tub bias structure (30) for an integrated circuit (15), the first transistor (30) having at least one epitaxial tub (3) having a potential above the reference voltage in an operating mode. 31) and second
A transistor (32), each transistor having a first terminal, a second terminal, and a control terminal, the first terminal of the first transistor being biased to the reference voltage;
A first terminal of the transistor is connected to said region, both said control terminals are interconnected, and both said second terminals are interconnected and also connected to said epitaxial tub (3) An epitaxial tub bias structure is provided.
【００１０】[0010]
【作用】この発明では、第１トランジスタは、電源とエ
ピタキシャル・タブの間に接続され、且つどの領域も電
源電圧より高い電位を呈さない正常動作状態下でスイッ
チ・オンされる。この状態では、第２トランジスタは使
用禁止にされる。なお、この第２トランジスタは前記エ
ピタキシャル・タブと領域（その電位が電源電圧を超え
得る）の間に接続され、そのベースが第１トランジスタ
のベースに接続されている。逆に、第２トランジスタの
エミッタ電位が電源電圧を超えると、第２トランジスタ
は飽和してタブ電位を前記領域の電位（電源電圧より高
い）近くに維持し、もって前記領域と前記エピタキシャ
ル・タブの間に形成された寄生ダイオードを短絡し且つ
この寄生ダイオードがどんな動作状態でもスイッチ・オ
ンされるのを防止する。In the present invention, the first transistor is connected between the power supply and the epitaxial tub and is switched on under normal operating conditions in which no region exhibits a potential higher than the power supply voltage. In this state, the second transistor is prohibited. The second transistor is connected between the epitaxial tub and the region (its potential may exceed the power supply voltage), and its base is connected to the base of the first transistor. On the contrary, when the emitter potential of the second transistor exceeds the power supply voltage, the second transistor saturates and maintains the tub potential near the potential of the region (higher than the power supply voltage). It shorts out the parasitic diode formed in between and prevents this parasitic diode from being switched on in any operating condition.
【００１１】[0011]
【実施例】この発明の望ましい一実施例を添付図面につ
いて説明する。集積回路１５の抵抗６、寄生コンデンサ
１４、及びエピタキシャル・タブ３をバイアスするため
のコンタクト１２を示す図３において、この発明に係る
エピタキシャル・タブ・バイアス構体は符号３０で示さ
れ、一対のＰＮＰ型トランジスタ３１，３２及び抵抗３
３を備えている。詳しく云えば、トランジスタ３１は、
そのエミッタが電源ＶCCに接続され、そのベースがトラ
ンジスタ３２のベース及び電流Ｉを生じるバイアス電流
源３４に接続され、そしてそのコレクタが抵抗３３の一
端に接続されている。抵抗３３の他端は、トランジスタ
３２のコレクタ及びエピタキシャル・タブ３をバイアス
するためのコンタクト１２に接続されている。トランジ
スタ３２のエミッタは抵抗６の端子３５に接続され、こ
の端子３５での電位が電源電圧ＶCCを超え得る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT A preferred embodiment of the present invention will be described with reference to the accompanying drawings. In FIG. 3, which shows resistor 6 of integrated circuit 15, parasitic capacitor 14, and contact 12 for biasing epitaxial tub 3, an epitaxial tub bias structure according to the present invention is shown at 30 and is a pair of PNP type. Transistors 31, 32 and resistor 3
Equipped with 3. More specifically, the transistor 31 is
Its emitter is connected to the power supply V CC , its base is connected to the base of the transistor 32 and a bias current source 34 which produces a current I, and its collector is connected to one end of a resistor 33. The other end of the resistor 33 is connected to the collector of the transistor 32 and the contact 12 for biasing the epitaxial tub 3. The emitter of the transistor 32 is connected to the terminal 35 of the resistor 6 and the potential at this terminal 35 can exceed the power supply voltage V CC .
【００１２】図３の構体の一実施例が図４に示されてお
り、図４はシリコン・チップ３７を断面図で示すと共に
図１と共通の部品を同一の符号で表す。図４の基板２
は、多数のエピタキシャル・タブ例えば抵抗６が形成さ
れるエピタキシャル・タブ３、トランジスタ３２が形成
されるエピタキシャル・タブ３８、抵抗３３が形成され
るエピタキシャル・タブ３９、及びトランジスタ３１が
形成されるエピタキシャル・タブ４０を含む。これらエ
ピタキシャル・タブ３及び３８〜４０は分離領域４によ
って分離されている。An embodiment of the assembly of FIG. 3 is shown in FIG. 4, which shows a silicon chip 37 in cross section and like parts common to FIG. Substrate 2 of FIG.
Are a plurality of epitaxial tabs, for example, an epitaxial tab 3 in which a resistor 6 is formed, an epitaxial tab 38 in which a transistor 32 is formed, an epitaxial tab 39 in which a resistor 33 is formed, and an epitaxial tab in which a transistor 31 is formed. Includes tab 40. The epitaxial tubs 3 and 38-40 are separated by an isolation region 4.
【００１３】図１におけるように、エピタキシャル・タ
ブ３は、抵抗６を形成するＰ型層５及びＰ+型領域７，
８と、エピタキシャル・タブ３をバイアスするためのＮ
+型領域１１と、これら領域７，８，１１上のそれぞれ
コンタクト９，１０，１２とを有する。As in FIG. 1, the epitaxial tub 3 includes a P-type layer 5 forming a resistor 6 and a P + -type region 7,
8 and N for biasing the epitaxial tub 3.
It has a + type region 11 and contacts 9, 10, and 12 on these regions 7, 8 and 11, respectively.
【００１４】ラテラル・トランジスタの形態でトランジ
スタ３２を集積するエピタキシャル・タブ３８は、トラ
ンジスタ３２のエミッタを形成する中央のＰ型領域４１
と、この領域４１を離れて取り囲み且つトランジスタ３
２のコレクタを形成する環状Ｐ型領域４２と、エミッタ
・タブ３８をバイアスするためのＮ+型領域４３とを有
する。エピタキシャル・タブ３８の、領域４１と４２の
間の部分はトランジスタ３２のベースになり、そしてコ
ンタクト４４，４５，４６はエピタキシャル・タブ３８
上に設けられ且つそれぞれ領域４１，４２，４３に接続
されている。The epitaxial tub 38, which integrates the transistor 32 in the form of a lateral transistor, has a central P-type region 41 forming the emitter of the transistor 32.
And surrounds this region 41 and surrounds the transistor 3
It has an annular P-type region 42 forming a second collector and an N + -type region 43 for biasing the emitter tab 38. The portion of epitaxial tub 38 between regions 41 and 42 becomes the base of transistor 32, and contacts 44, 45 and 46 are epitaxial tub 38.
It is provided above and connected to the regions 41, 42 and 43, respectively.
【００１５】抵抗３３を集積するエピタキシャル・タブ
３９は、細長いＰ型領域５０と、この領域５０の両端に
在る２つのＰ+型端領域５１及び５２と、エピタキシャ
ル・タブ３９をバイアスするためのＮ+型領域５３とを
有する。コンタクト５４，５５，５６はそれぞれ領域５
１，５２，５３に接続されている。The epitaxial tub 39, which integrates the resistor 33, has an elongated P-type region 50, two P + -type end regions 51 and 52 at the ends of the region 50, and the epitaxial tub 39 for biasing the epitaxial tub 39. N + type region 53. Contacts 54, 55, 56 are in area 5 respectively
It is connected to 1,52,53.
【００１６】最後に、ラテラル・トランジスタの形態で
トランジスタ３１を集積するエピタキシャル・タブ４０
は、トランジスタ３１のエミッタを形成する中央のＰ型
領域６０と、この領域６０を離れて取り囲み且つトラン
ジスタ３１のコレクタを形成する環状のＰ型領域６１
と、エピタキシャル・タブ４０をバイアスするためのＮ
+型領域６２とを有する。エピタキシャル・タブ４０
の、領域６０と６１の間の部分はトランジスタ３１のベ
ースを形成し、そしてコンタクト６３，６４，６５はエ
ピタキシャル・タブ４０上に設けられてそれぞれ領域６
０，６１，６２に接続されている。Finally, an epitaxial tub 40 integrating the transistor 31 in the form of a lateral transistor.
Is a central P-type region 60 forming the emitter of the transistor 31 and an annular P-type region 61 surrounding the region 60 and forming the collector of the transistor 31.
And N for biasing the epitaxial tub 40
+ Type region 62. Epitaxial tab 40
Between the regions 60 and 61 form the base of the transistor 31, and contacts 63, 64 and 65 are provided on the epitaxial tub 40 to form the region 6 respectively.
0, 61, 62 are connected.
【００１７】図３の構成を作るために、チップ３７の諸
領域はそれぞれのコンタクトを介し金属ラインによって
電気的に接続されている。金属ラインは、図４に概略図
で示され、抵抗６の領域７をトランジスタ３２のエミッ
タ領域４１に接続するためのライン７０と、エピタキシ
ャル・タブ３のバイアス領域１１を、トランジスタ３２
の環状コレクタ領域４２、エピタキシャル・タブ３９の
バイアス領域５３及び抵抗３３の一端を形成する領域５
１に接続するためのライン７１と、エピタキシャル・タ
ブ３８のバイアス領域４３（トランジスタ３２のベース
領域）を、エピタキシャル・タブ４０のバイアス領域６
２（トランジスタ３１のベース領域）及び電流源３４に
接続するためのライン７２と、抵抗３３の他端を形成す
る領域５２をトランジスタ３１のコレクタ領域６１に接
続するためのライン７３とを含む。トランジスタ３１の
エミッタ領域６０には、ライン７４を通して電源電圧Ｖ
CCが供給される。To make the arrangement of FIG. 3, the areas of chip 37 are electrically connected by metal lines through their respective contacts. The metal lines are shown schematically in FIG. 4, the line 70 for connecting the region 7 of the resistor 6 to the emitter region 41 of the transistor 32 and the bias region 11 of the epitaxial tub 3 for the transistor 32.
Of the annular collector region 42, the bias region 53 of the epitaxial tub 39, and the region 5 forming one end of the resistor 33.
1 and the bias region 43 of the epitaxial tub 38 (the base region of the transistor 32) to the bias region 6 of the epitaxial tub 40.
2 (base region of the transistor 31) and a line 72 for connecting to the current source 34, and a line 73 for connecting the region 52 forming the other end of the resistor 33 to the collector region 61 of the transistor 31. The power supply voltage V is supplied to the emitter region 60 of the transistor 31 through a line 74.
CC is supplied.
【００１８】エピタキシャル・タブ・バイアス構体３０
は下記のように作動する。抵抗６の端子３５での電位が
電源電圧ＶCCよりも低い時には、トランジスタ３１は飽
和され、トランジスタ３２は使用禁止にされ、そして電
源電圧ＶCCからトランジスタ３１のエミッタ・コレクタ
飽和電圧（VCEi,sat）によって生じられる電圧降下及び
抵抗３３の両端間の電圧を差し引いた電圧を供給するよ
うにエピタキシャル・タブ３はバイアスされる。すなわ
ち、Epitaxial tub bias structure 30
Works as follows. When the potential at the terminal 35 of the resistor 6 is lower than the power supply voltage V CC , the transistor 31 is saturated, the transistor 32 is disabled , and the power supply voltage V CC changes the emitter-collector saturation voltage (V CEi , The epitaxial tub 3 is biased to provide the voltage drop produced by sat ) and the voltage across resistor 33. That is,
【００１９】Ｖepi＝ＶCC−ＶCE1，sat−ＶR [0019] V epi = V CC -V CE1, sat -V R
【００２０】この段階では、トランジスタ３１は、エピ
タキシャル・タブ３と基板２の間の寄生容量から成る等
価コンデンサ１４を駆動するだけなので、非常に小さい
コレクタ電流を呈し、そして抵抗３３は、その小さな電
圧降下がトランジスタ３２のベース・コレクタ接合の電
圧降下を下げるので、トランジスタ３２の逆動作を防止
し且つトランジスタ３２が抵抗６へ電流を供給するのを
防止する。抵抗３３が在るにもかかわらずトランジスタ
３２に流れる電流が少量である場合さえ、この電流は数
マイクロアンペアを超えないのでこの段階では全く無視
でき、その反面、誘導性負荷（抵抗６に接続された）を
駆動するのに要する電流は一般に数百ミリアンペア程度
である。At this stage, the transistor 31 only drives the equivalent capacitor 14, which consists of the parasitic capacitance between the epitaxial tub 3 and the substrate 2, so that it exhibits a very small collector current and the resistor 33 has its small voltage. The drop reduces the voltage drop across the base-collector junction of transistor 32, thus preventing reverse operation of transistor 32 and preventing transistor 32 from supplying current to resistor 6. Even if there is a resistor 33 and the current flowing through the transistor 32 is small, this current does not exceed a few microamps and can be ignored at this stage, but on the other hand, the inductive load (connected to the resistor 6). The current required to drive a) is typically on the order of hundreds of milliamps.
【００２１】逆に、集積回路１５の出力電位が上昇し、
従って端子３５での電圧がＶCCを超えると、トランジス
タ３１は使用禁止にされ且つトランジスタ３２は飽和さ
れる。エピタキシャル・タブ３の電位は抵抗６の端子３
５での電位と共に上昇するが、トランジスタ３２のエミ
ッタとコレクタの間の電圧降下ＶCE1，satが差し引かれ
る。そして端子３５とエピタキシャル・タブ３の間の電
位差が決して電圧降下ＶCE2，satを超えないで、領域７
とエピタキシャル・タブ３の間のＰＮ接合で形成された
寄生ダイオード、そしてその結果としてのどんな寄生ト
ランジスタ（図２の２４，２５のような）もスイッチ・
オンされるのが妨げられ、従って集積回路が誤動作した
り故障さえしたりすることになる。On the contrary, the output potential of the integrated circuit 15 rises,
Therefore, when the voltage at terminal 35 exceeds V CC , transistor 31 is disabled and transistor 32 is saturated. The potential of the epitaxial tub 3 is the terminal 3 of the resistor 6.
Although rising with the potential at 5, the voltage drop V CE1 , sat between the emitter and collector of transistor 32 is subtracted. And the potential difference between the terminal 35 and the epitaxial tub 3 never exceeds the voltage drop V CE2 , sat ,
The parasitic diode formed by the PN junction between the epitaxial tub 3 and the epitaxial tub 3, and consequently any parasitic transistor (such as 24, 25 in FIG. 2).
It is prevented from being turned on, thus causing the integrated circuit to malfunction or even fail.
【００２２】この場合もトランジスタ３２は飽和され、
抵抗３３は電流を制御し、これはトランジスタ３１に逆
動作をさせることになる。そしてトランジスタ３１につ
いて上述したように、トランジスタ３２のコレクタ電流
は、等価コンデンサ１４から成る容量性負荷を駆動する
ので実際にはゼロである。その結果、電流源３４のバイ
アス電流Ｉは極端に小さく、従ってどんな動作状態にお
いても全体として回路の消費電力を極端に低減できる。In this case as well, the transistor 32 is saturated,
Resistor 33 controls the current, which causes transistor 31 to operate in reverse. And, as described above for transistor 31, the collector current of transistor 32 is actually zero because it drives the capacitive load consisting of equivalent capacitor 14. As a result, the bias current I of the current source 34 is extremely small, and therefore the power consumption of the circuit as a whole can be extremely reduced in any operating state.
【００２３】[0023]
【発明の効果】この発明に係るエピタキシャル・タブ・
バイアス構体の利点は以上の説明から明らかになろう。
まず第１に、この発明は、寄生ダイオードがスイッチ・
オンされるのを防止することの問題に対する簡単な解決
策を、設計と製造の両面について提供する。ここに提案
された構体は、どんな製造方法を使っても生産できるの
で、どんなタイプの集積回路にも適用可能である。EFFECT OF THE INVENTION Epitaxial tub according to the present invention
The advantages of the bias structure will be apparent from the above description.
First of all, according to the present invention, the parasitic diode is
It provides a simple solution to the problem of preventing being turned on, both in design and manufacturing. The proposed structure can be produced using any manufacturing method and is therefore applicable to any type of integrated circuit.
【００２４】第２に、ここに述べた構体は、設計が簡単
で回路部品が少ないので、非常に小さい集積面積しか必
要とせず、また高度の信頼性及び低集積価格を呈する。Second, the structure described herein requires a very small integration area due to its simple design and few circuit components, and also exhibits a high degree of reliability and low integration cost.
【００２５】最後に、小電流しか必要としないので、そ
の電流値は全く重要でなく、電流源３４は特別に精密に
する必要がなく、そして消費電力についてのどんな問題
も、全ての動作状態において構体へ小電流しか供給しな
いので、解決される。Finally, since only a small current is required, its current value is of no importance, the current source 34 does not need to be particularly precise, and any problem regarding power consumption is in all operating conditions. This is solved because it supplies only a small current to the structure.
【００２６】当業者には明らかなように、この発明の範
囲から外れない限り、ここに図示して説明したような構
体に種々の変更を行うことができる。As will be apparent to those skilled in the art, various modifications can be made to the structure as illustrated and described herein without departing from the scope of the present invention.
【図１】上述したタイプの既知の集積回路の半導体材料
のチップを示す断面図である。FIG. 1 is a cross-sectional view showing a chip of semiconductor material of a known integrated circuit of the type described above.
【図２】エピタキシャル・タブ・バイアス構体を含む既
知の集積回路の一部を示す斜視図である。FIG. 2 is a perspective view showing a portion of a known integrated circuit including an epitaxial tub bias structure.
【図３】この発明に係るエピタキシャル・タブ・バイア
ス構体を示す回路図である。FIG. 3 is a circuit diagram showing an epitaxial tub bias structure according to the present invention.
【図４】この発明に係るエピタキシャル・タブ・バイア
ス構体を集積する半導体材料のチップを示す断面図であ
る。FIG. 4 is a cross-sectional view showing a chip of semiconductor material that integrates an epitaxial tub bias structure according to the present invention.
２ 基板 ３，３８〜４０ エピタキシャル・タブ ７ 領域 １５ 集積回路 ３０ エピタキシャル・タブ・バイアス構体 ３１，３２ トランジスタ ３４ 電流源 ７１，７３ リード 2 Substrate 3, 38-40 Epitaxial Tab 7 Region 15 Integrated Circuit 30 Epitaxial Tab Bias Structure 31, 32 Transistor 34 Current Source 71, 73 Lead
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アルベルト・ゴーラ イタリア国、27043 ブローニ、ヴィア・ エセグイティ 22 ビス ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Albert Gora Via Eséguiti 22 bis, 27043 Broni, Italy
Claims (9)
くとも１つの領域(7)を有する少なくとも１つのエピタ
キシャル・タブ(3)を備え、前記領域の電位が或る動作
モードでは前記基準電圧を超える集積回路(15)用エピタ
キシャル・タブ・バイアス構体(30)において、第１トラ
ンジスタ(31)及び第２トランジスタ(32)を備え、各トラ
ンジスタが第１端子及び第２端子並びに制御端子を有
し、前記第１トランジスタの第１端子が前記基準電圧に
バイアスされ、前記第２トランジスタの第１端子が前記
領域に接続され、両前記制御端子が相互接続され、そし
て両前記第２端子が相互接続されると共に前記エピタキ
シャル・タブ(3)に接続されていることを特徴とするエ
ピタキシャル・タブ・バイアス構体。1. At least one epitaxial tub (3) biased to a reference voltage (V CC ) and having at least one region (7), the potential of said region being above said reference voltage in an operating mode. An epitaxial tub bias structure (30) for an integrated circuit (15) exceeding the number of transistors, comprising a first transistor (31) and a second transistor (32), each transistor having a first terminal, a second terminal and a control terminal. A first terminal of the first transistor is biased to the reference voltage, a first terminal of the second transistor is connected to the region, both control terminals are interconnected, and both second terminals are interconnected And an epitaxial tub bias structure which is connected to the epitaxial tub (3).
ラ・トランジスタであり、前記第１端子はエミッタであ
り、前記第２端子はコレクタであり、そして前記制御端
子はベースであることを特徴とする請求項１のエピタキ
シャル・タブ・バイアス構体。2. The transistors (31, 32) are both bipolar transistors, the first terminal is an emitter, the second terminal is a collector, and the control terminal is a base. The epitaxial tub bias structure according to claim 1.
あり、前記領域(7)がＰ型であり、Ｐ型基板(2)を有する
集積回路用の、請求項２のエピタキシャル・タブ・バイ
アス構体において、両前記トランジスタ(31,32)はＰＮ
Ｐ型トランジスタであることを特徴とするエピタキシャ
ル・タブ・バイアス構体。3. The epitaxial tub of claim 2 for an integrated circuit having the P-type substrate (2) wherein the epitaxial tub (3) is N-type and the region (7) is P-type. In the bias structure, both the transistors (31, 32) are PN
An epitaxial tub bias structure characterized by being a P-type transistor.
接続された電流源(34)を備えることを特徴とする請求項
２又は３のエピタキシャル・タブ・バイアス構体。4. An epitaxial tub bias structure according to claim 2 or 3, characterized in that it comprises a current source (34) connected to the bases of both said transistors (31, 32).
間に抵抗性素子(33)を備えることを特徴とする請求項１
ないし４のいずれか記載のエピタキシャル・タブ・バイ
アス構体。5. A resistive element (33) is provided between the second terminals of both said transistors (31, 32).
5. The epitaxial tub bias structure according to any one of 4 to 4.
ランジスタ(32)は、前記基準電圧(VCC)にバイアスされ
た前記エピタキシャル・タブ(3)から分離されたそれぞ
れエピタキシャル・タブ(40)，(38)中に集積され、そし
て両前記第２端子は、前記エピタキシャル・タブ(3,38,
40)上に延びる金属接続部(71,73)を介し、前記基準電圧
にバイアスされた前記エピタキシャル・タブ(3)に接続
されることを特徴とする請求項１ないし５のいずれかの
エピタキシャル・タブ・バイアス構体。6. The first transistor (31) and the second transistor (32) are each an epitaxial tub (40) isolated from the epitaxial tub (3) biased to the reference voltage (V CC ). ), (38), and both said second terminals are connected to said epitaxial tab (3, 38,
40) The epitaxial pit according to any one of claims 1 to 5, characterized in that it is connected to the epitaxial tub (3) biased to the reference voltage via a metal connection (71, 73) extending above. Tab bias structure.
くとも１つの領域(7)を有する少なくとも１つのエピタ
キシャル・タブ(3)及びこのエピタキシャル・タブ(3)を
バイアスするためのバイアス構体(30)を備え、前記領域
の電位が或る動作モードでは前記基準電圧を超える集積
回路(15)において、前記バイアス構体(30)は第１トラン
ジスタ(31)及び第２トランジスタ(32)を備え、各トラン
ジスタが第１端子(63,44)及び第２端子(64,45)並びに制
御端子(65,46)を有し、前記第１トランジスタ(31)の第
１端子(63)が前記基準電圧にバイアスされ、前記第２ト
ランジスタ(32)の第１端子(44)が前記領域(7)に接続さ
れ、両前記制御端子(65,46)が相互接続され、そして両
前記第２端子(64,45)が相互接続されると共に前記エピ
タキシャル・タブ(3)に接続されていることを特徴とす
る集積回路。7. At least one epitaxial tub (3) biased to a reference voltage (V CC ) and having at least one region (7) and a biasing structure (30) for biasing the epitaxial tub (3). ), The bias structure (30) includes a first transistor (31) and a second transistor (32) in an integrated circuit (15) in which the potential of the region exceeds the reference voltage in a certain operation mode. The transistor has a first terminal (63,44) and a second terminal (64,45) and a control terminal (65,46), and the first terminal (63) of the first transistor (31) is connected to the reference voltage. Biased, the first terminal (44) of the second transistor (32) is connected to the region (7), both control terminals (65, 46) are interconnected, and both the second terminals (64, 45) are interconnected and are also connected to the epitaxial tub (3). Product circuit.
によって相互に分離された少なくとも第１、第２、第３
及び第４のＮ型エピタキシャル・タブ(3,40,38,39)とを
備え、前記第１のエピタキシャル・タブ(3)は前記領域
(7)を有し、前記第２のエピタキシャル・タブ(40)は前
記第１トランジスタ(31)を有し、前記第３のエピタキシ
ャル・タブ(38)は前記第２トランジスタ(32)を有し、そ
して前記第４のエピタキシャル・タブ(39)は両前記トラ
ンジスタの第２端子間に直列接続された抵抗性素子(33)
を有し、前記第２トランジスタ(32)の第２端子は前記エ
ピタキシャル・タブ上に延びる金属接続部(71)によって
前記第１のエピタキシャル・タブ(3)に接続されている
ことを特徴とする請求項７の集積回路。8. A P-type substrate (2) and a large number of P-type isolation regions (4).
At least a first, second, third separated from each other by
And a fourth N-type epitaxial tub (3, 40, 38, 39), wherein the first epitaxial tub (3) is in the region.
(7), the second epitaxial tub (40) has the first transistor (31), and the third epitaxial tub (38) has the second transistor (32). The fourth epitaxial tub (39) is a resistive element (33) connected in series between the second terminals of both the transistors.
The second terminal of the second transistor (32) is connected to the first epitaxial tub (3) by a metal connection (71) extending over the epitaxial tub. The integrated circuit according to claim 7.
ーラ・トランジスタであることを特徴とする請求項８の
集積回路。9. The integrated circuit of claim 8 wherein both said transistors are lateral bipolar transistors.
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