JPS5961917A - 複合電子部品 - Google Patents
複合電子部品Info
- Publication number
- JPS5961917A JPS5961917A JP57173415A JP17341582A JPS5961917A JP S5961917 A JPS5961917 A JP S5961917A JP 57173415 A JP57173415 A JP 57173415A JP 17341582 A JP17341582 A JP 17341582A JP S5961917 A JPS5961917 A JP S5961917A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- dielectric constant
- composite electronic
- conductor
- attached
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は積層コンデンサに゛１勺ｑ体千ノブを取イτ１
げだ超重＋１；！ｊの複合電子部品に関する。
げだ超重＋１；！ｊの複合電子部品に関する。
従来例の構成とその問題点
一般に積層コンデンサに半導体千ノブを組合せだ複合′
重子部品は公知であるがこの種のものはいずれも第１図
に示すように構成されている。
重子部品は公知であるがこの種のものはいずれも第１図
に示すように構成されている。
第１図において、１は誘電率の１１・ｈいたとえばチタ
ン酸バリウム等の層であり、２Ｆｉす、に対向するよう
に」二層層１間に配置さｈ／こ積層コンデ°ノザを構成
する内部電極である。そして、３は層１と内部電極２と
で構成される積層コンデンサの外表向に形成されたＡ電
率の低いたとえばガラス等の層であり、この層３０表面
に各電極パターン４．６及び金げ層５を形成し、金屈層
５の表面に゛１′導体チノゾ７を装着するようにしてい
る。
ン酸バリウム等の層であり、２Ｆｉす、に対向するよう
に」二層層１間に配置さｈ／こ積層コンデ°ノザを構成
する内部電極である。そして、３は層１と内部電極２と
で構成される積層コンデンサの外表向に形成されたＡ電
率の低いたとえばガラス等の層であり、この層３０表面
に各電極パターン４．６及び金げ層５を形成し、金屈層
５の表面に゛１′導体チノゾ７を装着するようにしてい
る。
尚８ｉｒｉ半導体デツプ７を各電極パターン４，６に接
続するソイヤーボンテイノグ、９は枠、１０は枠９内に
充填されたボノテイノグ用樹脂である。
続するソイヤーボンテイノグ、９は枠、１０は枠９内に
充填されたボノテイノグ用樹脂である。
第１図に示す従来の複合電子部品でも低誘電率の層３が
積層コンデンサの全表面に形成されており、この層３の
表面に各電極パターン４．６が形成されているだめ各電
極パターン４，６と積層コンデンサを構成する内部電極
２との間の浮遊容）１１゛を非常に小さくすることがで
き、この点でニー優れたものであるということができる
。しかし在から、低誘電率の層３が積層コンデンサの全
表面に形成されこの層３０表面に金肋層５を介して゛１
′導体−Ｔ−ノブ７が装着されている／こめ ｔ 導体
デツプ７の電極と（−記各電極パターン４，６の間に大
きな段；ｌｌ′が生じ、その分だけツイヤ−ボンティジ
グ用のワイヤー８として長いものを用いなければならず
、１″１．：Ｈｉ周波的に悪影響を１〕えると共にワイ
ヤーポンチインクそのものの信頼性も低下するという問
題があった。寸だ、低誘電率の層３が゛１４導体チップ
７を装着する部分に丑で形成されているだめ、１′３１
′１（体チップ７を含めた全体の高さが高くなり、そ第
１だけボッティジグ用樹脂を多く必要とし全体と１−て
薄型化か困備（になるという問題かぁ−）だ。
積層コンデンサの全表面に形成されており、この層３の
表面に各電極パターン４．６が形成されているだめ各電
極パターン４，６と積層コンデンサを構成する内部電極
２との間の浮遊容）１１゛を非常に小さくすることがで
き、この点でニー優れたものであるということができる
。しかし在から、低誘電率の層３が積層コンデンサの全
表面に形成されこの層３０表面に金肋層５を介して゛１
′導体−Ｔ−ノブ７が装着されている／こめ ｔ 導体
デツプ７の電極と（−記各電極パターン４，６の間に大
きな段；ｌｌ′が生じ、その分だけツイヤ−ボンティジ
グ用のワイヤー８として長いものを用いなければならず
、１″１．：Ｈｉ周波的に悪影響を１〕えると共にワイ
ヤーポンチインクそのものの信頼性も低下するという問
題があった。寸だ、低誘電率の層３が゛１４導体チップ
７を装着する部分に丑で形成されているだめ、１′３１
′１（体チップ７を含めた全体の高さが高くなり、そ第
１だけボッティジグ用樹脂を多く必要とし全体と１−て
薄型化か困備（になるという問題かぁ−）だ。
発明の目的
木兄［す１は以にのような従来の欠点を除去するもので
あり、１゛＾゛ｊ中な構成で、ワイヤボンティジグ用ワ
イヤーの長さを短かくでき、しかも全体として７ｉ、Ｉ
ＩＩξり化できる優れた複合電子部品をｌｉｊ供するも
のである。
あり、１゛＾゛ｊ中な構成で、ワイヤボンティジグ用ワ
イヤーの長さを短かくでき、しかも全体として７ｉ、Ｉ
ＩＩξり化できる優れた複合電子部品をｌｉｊ供するも
のである。
発明の構成
本発明は積層コンデンサの表面の半導体チップを装着す
る部分を除く部分に低誘電率の層を形成し、この層の１
７に各電極パターンを形成すると共に上記低誘電率の層
の形成されていない部分に゛Ｉ′導体デツプを装着する
ように構成したものである。
る部分を除く部分に低誘電率の層を形成し、この層の１
７に各電極パターンを形成すると共に上記低誘電率の層
の形成されていない部分に゛Ｉ′導体デツプを装着する
ように構成したものである。
実施例の説明
第２図、第３図は本発明の複合電子部品の−′火施例を
示ずものであり、図中第１図と同一１テ１υを伺したも
のは第１図と同一のものを示している。
示ずものであり、図中第１図と同一１テ１υを伺したも
のは第１図と同一のものを示している。
第２図、第３図において、第１図と異なる点に１、誘電
率の小さいたとえばガラス等の層３が゛１′導体千ノブ
７を装着する部分に形成されてち・らず、１４）０体−
１−ツブ７は積層コンデンサを構成する誘電率の大きい
たとえばヂタシ酸バリウム等の層１の表向に直接形成さ
れた金屈層５−にに装着さ）−しているということであ
る。
率の小さいたとえばガラス等の層３が゛１′導体千ノブ
７を装着する部分に形成されてち・らず、１４）０体−
１−ツブ７は積層コンデンサを構成する誘電率の大きい
たとえばヂタシ酸バリウム等の層１の表向に直接形成さ
れた金屈層５−にに装着さ）−しているということであ
る。
したがって、上記実施例によれば゛ｊ″導体チップ７の
電極と各電極パターン４，６との間に牛じる段差が第１
図に示す従来のものに比し、誘電率の小さい層３の厚さ
分（通常０１ ｍｍ〜０．１５７７７ｊ７１稈度）だけ
小さくなり、ソイヤボシデイシグのだめのツイヤ−８も
それだけ短かくすることができるという利点をイ〕する
。すなわち、ソイヤボンテイノグのだめのツイヤ−８が
短かくなるととにより高周波的な性能が従来のものに比
して著しく向１−すると共にツイヤ−ポジティングその
ものの信頼性も向Ｊ二し、実用」二きわめてイ１刊であ
る。−まだ、−に記実施例によれば′″１イ導体チソグ
７を含む全体の高さを従来に比し誘電率の小さい層３の
厚さ分だけ１氏ぐすることができ、それだけボノテイノ
グ＋４１樹脂層１０を’Ａ！７１ ＜ Ｌ、全体を薄Ｉ
Ｗ化することができるという利点を有する。
電極と各電極パターン４，６との間に牛じる段差が第１
図に示す従来のものに比し、誘電率の小さい層３の厚さ
分（通常０１ ｍｍ〜０．１５７７７ｊ７１稈度）だけ
小さくなり、ソイヤボシデイシグのだめのツイヤ−８も
それだけ短かくすることができるという利点をイ〕する
。すなわち、ソイヤボンテイノグのだめのツイヤ−８が
短かくなるととにより高周波的な性能が従来のものに比
して著しく向１−すると共にツイヤ−ポジティングその
ものの信頼性も向Ｊ二し、実用」二きわめてイ１刊であ
る。−まだ、−に記実施例によれば′″１イ導体チソグ
７を含む全体の高さを従来に比し誘電率の小さい層３の
厚さ分だけ１氏ぐすることができ、それだけボノテイノ
グ＋４１樹脂層１０を’Ａ！７１ ＜ Ｌ、全体を薄Ｉ
Ｗ化することができるという利点を有する。
尚、実施例の」：うに金屈層５を積層コンデンサを構成
する誘電率の大きい層１０表面に直接形成ずノ′１ば、
この層５と積層コンデンサを構成する内部型４ｉ１２と
の間で比較的大きな静電容＠Ｃ１が発生ずるが」−記内
部電ＷＬ２の内上記金属層５に最も近い内部止枠２をア
ース電極として用いることに」：す、上記静電容吐Ｃ１
を上記金属層５に装着さノ１だ’ｌ’ ｊｉｂ休チ体プ
７の高周波バイ゛ノ々スコノデシ−リ′として作用さす
ることかでき、別に高周波バイパスコシ戸ンザを設けな
くても良いという利点をイ］する。
する誘電率の大きい層１０表面に直接形成ずノ′１ば、
この層５と積層コンデンサを構成する内部型４ｉ１２と
の間で比較的大きな静電容＠Ｃ１が発生ずるが」−記内
部電ＷＬ２の内上記金属層５に最も近い内部止枠２をア
ース電極として用いることに」：す、上記静電容吐Ｃ１
を上記金属層５に装着さノ１だ’ｌ’ ｊｉｂ休チ体プ
７の高周波バイ゛ノ々スコノデシ−リ′として作用さす
ることかでき、別に高周波バイパスコシ戸ンザを設けな
くても良いという利点をイ］する。
発明の効果
本発明は−に記実ＩＩ（１誰りより明らかな」：うに積
層コンデンサの表面に半導体デツプを装着し ＞１′、
ｊｉｂｉ体千ノ体音ノブする部分以外の部分に、透電
率の小さい層を形成し、ここに各電極パターンを形成し
。
層コンデンサの表面に半導体デツプを装着し ＞１′、
ｊｉｂｉ体千ノ体音ノブする部分以外の部分に、透電
率の小さい層を形成し、ここに各電極パターンを形成し
。
これらの電極パターンと」−記−’ｌ／−３９体千ノブ
と全仏にワイヤーポジティングにより電気的に接続する
ように構成したものであり、ワイヤーポジティングのだ
めのワイヤーの長さを従来に比し著しく短かぐすること
かでき高周波的な特性改善と同＋１＋’ｉ、ワイヤーポ
ジティングそのものの信頼性をも名しく向トさせること
ができ、イノ１せて全体をン轡型化し、超重Ｊ１”］化
することができるという優れた４、１長をイｊする。
と全仏にワイヤーポジティングにより電気的に接続する
ように構成したものであり、ワイヤーポジティングのだ
めのワイヤーの長さを従来に比し著しく短かぐすること
かでき高周波的な特性改善と同＋１＋’ｉ、ワイヤーポ
ジティングそのものの信頼性をも名しく向トさせること
ができ、イノ１せて全体をン轡型化し、超重Ｊ１”］化
することができるという優れた４、１長をイｊする。
第１図は従来の複合電子部品の断側面図、第２図は本発
明の複合電子部品における一実施例の断Ｉ１１面図、第
３図は同要部の十面図である。 １・・−・誘電率の大きい層、２−一一一内部電極、３
・・−・誘電率の小さい層、４，６・・電極パターン、
６・・・・金属層、７・・・パ１′導体チップ、８−・
・−ソイλ′−・ｊ−ツノ−イノグ、９・・・にｉシ、
’ Ｏ・・ ボッティック月１ ＋’５ｉ １１旨。
明の複合電子部品における一実施例の断Ｉ１１面図、第
３図は同要部の十面図である。 １・・−・誘電率の大きい層、２−一一一内部電極、３
・・−・誘電率の小さい層、４，６・・電極パターン、
６・・・・金属層、７・・・パ１′導体チップ、８−・
・−ソイλ′−・ｊ−ツノ−イノグ、９・・・にｉシ、
’ Ｏ・・ ボッティック月１ ＋’５ｉ １１旨。
Claims (1)
- 積層コンデンサの表面に一′１′導体チ・ノブを装着し
、この゛Ｉ′導体チップの装着部分を除く」二層積層コ
ンテンザの表面に誘電率の著しく小さい層を形成し、こ
の層の表面（（（上記半導体チップとｌｆｆ１Ｋ電気的
に接続される電極パターンを形成して成る複合電子部品
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57173415A JPS5961917A (ja) | 1982-10-01 | 1982-10-01 | 複合電子部品 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57173415A JPS5961917A (ja) | 1982-10-01 | 1982-10-01 | 複合電子部品 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5961917A true JPS5961917A (ja) | 1984-04-09 |
| JPH0125218B2 JPH0125218B2 (ja) | 1989-05-16 |
Family
ID=15960010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57173415A Granted JPS5961917A (ja) | 1982-10-01 | 1982-10-01 | 複合電子部品 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961917A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012182486A (ja) * | 2005-06-02 | 2012-09-20 | Koninkl Philips Electronics Nv | Ｌｅｄアセンブリ及びモジュール |
| JP2013179261A (ja) * | 2012-01-31 | 2013-09-09 | Aisin Aw Co Ltd | スイッチング素子ユニット |
| WO2014021112A1 (ja) * | 2012-07-31 | 2014-02-06 | アイシン・エィ・ダブリュ株式会社 | スイッチング素子ユニット |
-
1982
- 1982-10-01 JP JP57173415A patent/JPS5961917A/ja active Granted
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012182486A (ja) * | 2005-06-02 | 2012-09-20 | Koninkl Philips Electronics Nv | Ｌｅｄアセンブリ及びモジュール |
| JP2013179261A (ja) * | 2012-01-31 | 2013-09-09 | Aisin Aw Co Ltd | スイッチング素子ユニット |
| CN104160501A (zh) * | 2012-01-31 | 2014-11-19 | 爱信艾达株式会社 | 开关元件单元 |
| US9177948B2 (en) | 2012-01-31 | 2015-11-03 | Aisin Aw Co., Ltd. | Switching element unit |
| WO2014021112A1 (ja) * | 2012-07-31 | 2014-02-06 | アイシン・エィ・ダブリュ株式会社 | スイッチング素子ユニット |
| JP2014029944A (ja) * | 2012-07-31 | 2014-02-13 | Aisin Aw Co Ltd | スイッチング素子ユニット |
| CN104335307A (zh) * | 2012-07-31 | 2015-02-04 | 爱信艾达株式会社 | 开关元件单元 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0125218B2 (ja) | 1989-05-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20220028602A1 (en) | Inductor component | |
| US10515750B2 (en) | Coil electronic component with distance between lead portion and coil pattern greater than distance between adjacent coil patterns | |
| JP6144139B2 (ja) | インターポーザ付き積層セラミックコンデンサ、及び積層セラミックコンデンサ用インターポーザ | |
| JP7287185B2 (ja) | 電子部品、電子部品実装基板及び電子部品の製造方法 | |
| US20210057154A1 (en) | Multilayer ceramic electronic component and method for producing the same | |
| US10861759B2 (en) | Circuit module | |
| JP2014086606A (ja) | 積層セラミックコンデンサの実装構造 | |
| JPS5961917A (ja) | 複合電子部品 | |
| JPH06163794A (ja) | メタルコアタイプの多層リードフレーム | |
| JPH06204397A (ja) | 複合電子部品 | |
| JP3531861B2 (ja) | 三端子型積層セラミックコンデンサの三次元搭載構造 | |
| JPS595654A (ja) | 半導体装置 | |
| JPS61114598A (ja) | 複合部品 | |
| JP6400924B2 (ja) | 電子部品の実装構造 | |
| JP2997729B2 (ja) | インダクタンス素子形成法 | |
| JP4213529B2 (ja) | 積層モジュール基板及びその製造方法並びに半導体ｉｃ搭載モジュール | |
| JPS605055B2 (ja) | 半導体装置 | |
| US3624621A (en) | Folded background plane for interstitial conductors | |
| JPS6066851A (ja) | 集積回路用コンデンサ及びその製造方法 | |
| JPH03253013A (ja) | コンデンサ電極及び積層型複合電子部品 | |
| JPS59194416A (ja) | 積層セラミツクコンデンサ | |
| JPH07245233A (ja) | 薄膜コンデンサ | |
| JPWO2023132293A5 (ja) | ||
| JPH11317621A (ja) | Ｌｃ発振器 | |
| US20080311360A1 (en) | Thick film circuit component and method for manufacturing the same |