JPS5961318A - Phase locked loop circuit - Google Patents
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- 230000000694 effects Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000001788 irregular Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- QNRATNLHPGXHMA-XZHTYLCXSA-N (r)-(6-ethoxyquinolin-4-yl)-[(2s,4s,5r)-5-ethyl-1-azabicyclo[2.2.2]octan-2-yl]methanol;hydrochloride Chemical compound Cl.C([C@H]([C@H](C1)CC)C2)CN1[C@@H]2[C@H](O)C1=CC=NC2=CC=C(OCC)C=C21 QNRATNLHPGXHMA-XZHTYLCXSA-N 0.000 description 1
- 208000018583 New-onset refractory status epilepticus Diseases 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
- H03L7/0993—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider and a circuit for adding and deleting pulses
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- H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
- H03L7/146—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted by using digital means for generating the oscillator control signal
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、例えば信号伝送系の受信側で送信側とのタイ
ミングをとるためにイＩＪ２用される位相間ｊ（、Ｉ］
開回路改良に関する。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to a phase interval j(,
Concerning open circuit improvement.
従来、この１屯の位相同期回路は、例えば次のように構
成されている。第１図はその＋１り成を示す回路図であ
る。同図において、１は位相比較回路であり、この回路
１はセット・リセット端子材のＪ−にフリップフロラフ
０１１と、２個のナンド回路１２．１３と、インバータ
回路１４とから構成されている。そして、この位相比較
回路１は、例えば受信入力信号である外部クロック・ぐ
ルス■Ｐと、高次クロックパルスＩＩ Ｐ ヲ分周器２
で分周して上記外部クロックパルスＩＰと略同−周波数
とした受信クロックパルスＯＰとを位相比較し、その位
相比較出力をアンド回路３．４を経て加算パルス回路５
および減算パルス回路６に供給している。これらの加轡
および減算各パルス回路５，６は、それぞれ上記位相比
較出力に応じて高次クロックパルスＨＰの／４’ルス数
を実質的に１個増減するだめのパルスを発生するもので
ある。そして、これらの各・２ルス回路５，６から発生
された／Ｐルスは、オア回路７を経たのちオア回路８で
高次クロックパルスＨＰに挿入されてｈｆｆｆｆ周分周
器２給される。なお、上記アンド回路３ ｒ ４ ｆｒ
ｙ！１、ｒ）″Ｉｌ相比相比力出力信クロックパルスＯ
Ｐに同期して各パルス回路３，４に供給するだめのもの
で、タイミング回路９で発生されるタイミング信号によ
り動作する。Conventionally, this one-ton phase synchronization circuit has been configured as follows, for example. FIG. 1 is a circuit diagram showing the +1 component. In the figure, 1 is a phase comparator circuit, and this circuit 1 is composed of a flip flow rough 011 on J- of the set/reset terminal material, two NAND circuits 12 and 13, and an inverter circuit 14. . The phase comparator circuit 1 uses, for example, an external clock signal P, which is a received input signal, and a high-order clock pulse II P frequency divider 2.
The phase of the received clock pulse OP, which is frequency-divided to have approximately the same frequency as the external clock pulse IP, is compared, and the phase comparison output is sent to the addition pulse circuit 5 via an AND circuit 3.4.
and is supplied to the subtraction pulse circuit 6. These addition and subtraction pulse circuits 5 and 6 each generate a pulse to substantially increase or decrease the number of /4' pulses of the high-order clock pulse HP by one in accordance with the phase comparison output. . The /P pulses generated from these two pulse circuits 5 and 6 pass through an OR circuit 7, are inserted into the high-order clock pulse HP in an OR circuit 8, and are supplied to the hffff frequency divider 2. In addition, the above AND circuit 3 r 4 fr
Y! 1, r)''Il phase ratio phase ratio force output signal clock pulse O
It is only supplied to each pulse circuit 3, 4 in synchronization with P, and is operated by a timing signal generated by a timing circuit 9.
とのような構成であるから、例えば外部クロックパルス
ＩＰの位相が受信クロックパルスｏＰに対して進んでい
る場合には、外部クロック／４’ルスＩＰが“１″のと
きに受信クロックパルスＯＰ ｔｄ二＋＋ １”となる
から、フリツノフロツーｊ”１１はリセットされてその
出力状怖はｑ ｏ＝＝ ＋ｔ Ｏｎ。Therefore, for example, if the phase of the external clock pulse IP is ahead of the received clock pulse oP, when the external clock/4' pulse IP is "1", the received clock pulse OP td 2++ 1'', so the fritsunoflo2j''11 is reset and its output state is q o== +t On.
ＱＯ＝”１”となる。このだめ、減算ノＲルス回路６が
駆動して減算パルスが発生され、とのノ９ルスニヨリ高
次りロックノヤルスＨＰ カラ１ 、？ルスが抜出され
て受信クロックパルスＯＰは位相を遅らせる方向に位相
制御される。QO=“1”. In this case, the subtraction pulse circuit 6 is driven to generate a subtraction pulse, and the high-order lock pulse is generated. The phase of the received clock pulse OP is controlled to delay the phase of the received clock pulse OP.
一方、外部クロックパルスＩＰの位相が受信クロック・
ぐルスＯＰに対して遅れている場合には、−に記位相進
みの場合とは反対にフリツノフロツｆｌｌの出力状態が
Ｑｏ＝”１” Ｑ ｏ＝１％ ０″となるため、加算パ
ルス回路５が、駆動して加算Ａ’ルスが発生される。こ
の結果高次クロック／９ルスＨＰに・やルスが挿入され
、これにより受信クロックパルスＯＰの位相は進む方向
に制御され−る。On the other hand, the phase of the external clock pulse IP is
When it lags behind the pulse OP, contrary to the case where the phase is advanced as indicated by -, the output state of the fritsunofloz flll becomes Qo="1" Qo=1% 0", so the addition pulse circuit 5 is driven to generate an addition A' pulse.As a result, a pulse is inserted into the high-order clock/9 pulse HP, and thereby the phase of the received clock pulse OP is controlled in the advancing direction.
したがって、外部クロックパルスＩＰと常に同期関係に
ある受信クロック・ｇルスｏｐを得ることができる。Therefore, it is possible to obtain a reception clock signal OP that is always in synchronization with the external clock pulse IP.
ところが、このような従来の回路は、外部クロックパル
スがジッタや周波数の変化等により正規の信号でなくな
った場合にも、この正規のものではない信号に同期追従
してしまう不具合を生じる。このように非正規の信号に
追従することは、結果として位相同期が外れることにな
り、動作信頼性の低下を招いて、非常に好ましくない。However, such conventional circuits have a problem in that even if the external clock pulse is no longer a regular signal due to jitter or a change in frequency, the circuit will synchronously follow this non-regular signal. Following such a non-regular signal results in loss of phase synchronization, leading to a decrease in operational reliability, which is extremely undesirable.
本発明は、外部クロックツ＜？ルスがジッタ等の影響に
よシ非正規の信号になったとしても、これに追従するこ
となく正規の信号到来時の位相関係を保持し得るように
し、動作性能の高い位相同期回路を提供することを目的
とする。The present invention provides an external clock <? To provide a phase synchronized circuit with high operational performance, capable of maintaining the phase relationship at the time of arrival of a regular signal without following it even if a signal becomes an irregular signal due to the influence of jitter, etc. The purpose is to
本発明は、上記目的を達成するために、外部クロックパ
ルスが正規の状態でちるか否かを判定する判定回路と、
この判定回路で外部クロックパルスが正規の信号である
ことが検出されている期間に位相比較回路の位相比較出
力を記憶する記憶回路とを設け、上記判定回路にて外部
クロックパルスが正規の信号でなくなったことが検出き
れたときに、位相比較回路の出力に代わって、上記記憶
回路に記憶しである外部クロックツ４ルスが正規のとき
の位相比較出力を加算および減算各ノｆルス回路に供給
するようにしたものである。In order to achieve the above object, the present invention includes a determination circuit that determines whether an external clock pulse falls in a normal state;
A storage circuit is provided to store the phase comparison output of the phase comparison circuit during a period in which this judgment circuit detects that the external clock pulse is a normal signal, and the judgment circuit detects that the external clock pulse is a normal signal. When it is detected that the clock has disappeared, instead of the output of the phase comparison circuit, the phase comparison output stored in the storage circuit when the external clock pulse is normal is supplied to each of the addition and subtraction circuits. It was designed to do so.
第２図は、本発明の一実施例における位相同期回路の回
路構成図である。なお、同図において前記第１図と同一
部分には同一符号を伺して詳しい説明は省略する。FIG. 2 is a circuit configuration diagram of a phase locked circuit according to an embodiment of the present invention. In this figure, the same parts as those in FIG. 1 are designated by the same reference numerals, and detailed explanation will be omitted.
図中１０は判定回路であり、この判定回路１０は、外部
クロックツ臂ルスＩＰの位相あるいは周波数を監視して
、ジッタが一定値以上になったとき、あるいは周波数が
正規の場合のｎ倍（ｎは自然数）になったときに、上記
外部クロックパルスＩＰが正規のものではないと判定す
るもので、外部クロックパルスＩＰが正規の場合にはＨ
”レベルの判定信号を、また正規ではない場合にＬ”レ
ベルの判定信号をそれぞれ発生する。10 in the figure is a judgment circuit, and this judgment circuit 10 monitors the phase or frequency of the external clock pulse IP, and when the jitter exceeds a certain value, or when the frequency is n times (n is a natural number), it is determined that the external clock pulse IP is not a regular one, and if the external clock pulse IP is regular, H
A "level" judgment signal is generated, and an "L" level judgment signal is generated when the signal is not normal.
また、図中２０に示す記憶回路は、位相比較回路１の位
相比較出力を順次記憶するシフトレジスタ２１と、２個
のアンド回路２２．２３およびオア回路２４からなるダ
ート回路とから（１゛聞成されている。シフトレジスタ
２１は、例えば５〜１００ビット程度の記憶容量を有す
るもので、タイミング回路９から受信クロックパルスＯ
Ｐの立上りエツジに同期して発生されるタイミング信号
に従ってシフト動作を行ない、最終ビットを超えてシフ
トしたものについては情夫している。The storage circuit shown at 20 in the figure is composed of a shift register 21 that sequentially stores the phase comparison output of the phase comparison circuit 1, and a dart circuit consisting of two AND circuits 22, 23 and an OR circuit 24. The shift register 21 has a storage capacity of, for example, 5 to 100 bits, and receives the received clock pulse O from the timing circuit 9.
A shift operation is performed in accordance with a timing signal generated in synchronization with the rising edge of P, and a shift operation beyond the final bit is ignored.
一方ケ゛−ト回路は、前記判定回路１ｏからの判定信号
の信号レベルに従って、シフトレジスタ２１への位相比
較出力の供給を制御するもので、判定信号が’ Ｈ’レ
ベルのときに位相比較出力の供給を許容し、一方Ｉｔ
Ｌ”レベルのときに停止する。On the other hand, the gate circuit controls the supply of the phase comparison output to the shift register 21 according to the signal level of the judgment signal from the judgment circuit 1o, and when the judgment signal is at 'H' level, the phase comparison output is controlled. supply, while It
It stops when it is at L” level.
さらに、図中３０は切換回路であり、この切換回路３０
は、それぞれ２個のアンド回路３１゜３２ 、 、？
３ 、３４およびオア回路３５．３６からなる２個のケ
“−ト回路３７ 、 、？ ８により構成されている。Furthermore, 30 in the figure is a switching circuit, and this switching circuit 30
are two AND circuits 31゜32, , ?
3, 34 and OR circuits 35, 36, and two gate circuits 37, 37, 34 and OR circuits 35, 36.
これらのダート回路３７．３８は、前記判定回路１０か
らの判定信号の信号レベルに従って、位相比較回路１の
位相比較出力と記憶回路２０から出力される位相比較出
力とを択一的に選択して加算および減算各パルス回路５
゜６に供給するもので、判定信号が°’ １１”レベル
のどきに位相比較回路１の位相比較出力を、一方“′Ｌ
”レベルのときに記憶回路２００位相位相比較回路れぞ
れ選択する。These dirt circuits 37 and 38 selectively select the phase comparison output of the phase comparison circuit 1 and the phase comparison output output from the storage circuit 20 according to the signal level of the judgment signal from the judgment circuit 10. Addition and subtraction pulse circuits 5
When the judgment signal is at the °'11" level, the phase comparison output of the phase comparator circuit 1 is supplied to the "'L" level.
” level, the storage circuit 200 and the phase comparison circuit are respectively selected.
このような構成であるから、外部クロックパルスが正規
のものでちる場合には、判定回路１０からは′Ｉ（“レ
ベルの判定信号が発生されるだめ、切換回路３０の各ケ
１−ト回路３７．３８はそれぞれ位相比較回路１側を選
択した状態となっている。したがって、位相比較回路１
の位相比較出力が各ケ゛−ト回路、？ ７ 、３８を通
過し、アンド回路３．４を介して加算ノヤルス回路５お
よび減算〕？ルス回路６に供給される。、この結果、も
し仮に位相比較出力が外部クロックパルスＩＰの位相進
みを示すものであれば、減算ノＥルス回路６が動作して
減算・やルスを発する。そして、この減算パルスにより
高次クロックパルスＩＴ Ｐから１個ノｅルスが抜かれ
、これに上り分周器２からは遅れ方向に位相制御された
受信クロックパルスｏｐが出力される。一方、位相比較
出力が外部クロックパルスＩＰの位相遅れを示すもので
あった場合には、加算パルス回路５がら加算パルスが発
せられて高次クロックツ９ルス）（Ｐに挿入され、この
結果分周器２がらは進み方向に位相制御された受信クロ
ックパルスＯＰが出力される。かくして、従来通りの位
相制御が行なわれる。With such a configuration, when the external clock pulse is a regular one, the determination circuit 10 generates a determination signal of 'I(" level, so each gate circuit of the switching circuit 30 37 and 38 are in a state where the phase comparator circuit 1 side is selected. Therefore, the phase comparator circuit 1 side is selected.
The phase comparison output of each gate circuit, ? 7, 38, addition Noyals circuit 5 and subtraction via AND circuit 3.4]? is supplied to the pulse circuit 6. As a result, if the phase comparison output indicates a phase advance of the external clock pulse IP, the subtraction signal pulse circuit 6 operates to generate a subtraction signal. Then, one Norse is subtracted from the high-order clock pulse ITP by this subtraction pulse, and the up frequency divider 2 outputs a reception clock pulse OP whose phase is controlled in the delay direction. On the other hand, if the phase comparison output indicates a phase lag of the external clock pulse IP, an addition pulse is generated from the addition pulse circuit 5 and inserted into the higher-order clock pulse (P), resulting in frequency division. The receiving clock pulse OP whose phase is controlled in the forward direction is outputted from the device 2. In this way, the conventional phase control is performed.
ととるで、このように正規の外部クロックパルスＩＰが
入力されている場合、記憶回路２０のケ゛−ト回路は判
定信号が’ ＩＴ”レベルであるためアンド回路２２が
開成状態となっている。Therefore, when the regular external clock pulse IP is input as described above, the AND circuit 22 is in an open state because the judgment signal in the gate circuit of the memory circuit 20 is at the 'IT' level.
このだめ、シフトレジスタ２）には、位相比較回路１０
位相比較出力が導びかれ、順次シフト入力される。つ寸
り、シフトレジスタ２１には、外部クロックパルスＩＰ
の正規入力時における位相比較出力が記憶される。Unfortunately, the shift register 2) has a phase comparator circuit 10
The phase comparison outputs are led and sequentially shifted in. In addition, the shift register 21 has an external clock pulse IP
The phase comparison output at the time of normal input is stored.
さて、このような状態で、例えばジッタの増υ１１によ
り外部クロックパルスＩＰが正規のものではなくなった
とすると、判定回路１０でその旨が検出されて°°Ｌ”
レベルの判定信号が発生される。このため、それまで位
相比較回路１側を選択していたケ゛−ト回路３７．３８
は記憶回路２０側を選択する。この結果、加算パルス回
路５および減′１′２パルス回路６には、位相比較回路
１の位相比較出力に代わってシフトレジスタ２１からシ
フト出力された位相比較出力がそれぞれ供給され、以後
外部クロックパルスＩＰが正規のものに復帰して判定回
路１０の判定信号が“Ｈ”レベルになるまで、上記シフ
トレジスタ２１の位相比較出力による位相制御が外され
る。なお、このとき、判定回路１０の判定信号がＬ”レ
ベルであるため、記憶回路２０のケゞ−ト回路は、位相
比較回路１の出力を阻止してシフトレジスタ２１の出力
をシフト入力させる状態となっている。したがって、こ
の間シフトレジスタ２１に誤まった位相比較出力が供給
されることはなく、シフトレジスタ２ノの記憶内容は正
規時の位相比較出力に保持される。Now, in such a state, if the external clock pulse IP is no longer a normal one due to an increase in jitter υ11, the determination circuit 10 will detect this fact and the signal will be changed to "°°L".
A level determination signal is generated. For this reason, the gate circuits 37 and 38 that had previously selected the phase comparison circuit 1 side
selects the memory circuit 20 side. As a result, the phase comparison output shifted from the shift register 21 is supplied to the addition pulse circuit 5 and the subtraction '1' two pulse circuit 6, respectively, instead of the phase comparison output of the phase comparison circuit 1. The phase control by the phase comparison output of the shift register 21 is removed until the IP returns to normal and the determination signal of the determination circuit 10 becomes "H" level. At this time, since the determination signal of the determination circuit 10 is at L'' level, the gate circuit of the storage circuit 20 is in a state where it blocks the output of the phase comparator circuit 1 and shifts the output of the shift register 21. Therefore, during this time, an erroneous phase comparison output is not supplied to the shift register 21, and the stored contents of the shift register 2 are held at the normal phase comparison output.
とのように、本実施例の回路であれば、外部クロック・
ぐルスＩＰが正規のものでなく力っだときに、シフトレ
ジスタ２１に予め記憶しておいた正規時の位相比較出力
により位相制御を行なうようにしているので、正規のも
のではない２ 外部クロック／４’ルスに追従して位
相制御が行なわれることが無くなり、この結果同期外れ
を防止することができる。With the circuit of this example, the external clock
When the Gurus IP is not a regular one and is overpowered, phase control is performed using the normal phase comparison output stored in advance in the shift register 21, so the external clock is not a regular one. Phase control is no longer performed following the /4' pulse, and as a result, loss of synchronization can be prevented.
なお、本発明は上記実施例に限定されるものではない。Note that the present invention is not limited to the above embodiments.
例えば、本回路以外の回路でマイクロコンピータ等を使
用している場合には、記憶回路に上記マイクロコンピュ
ータ内のメモリを適用してもよい。その他、切４１％回
路や他の各回路の構成についても、本発明の要旨を逸脱
しない範囲で種々菱形して実施できる。For example, if a microcomputer or the like is used in a circuit other than this circuit, the memory in the microcomputer may be used as the storage circuit. In addition, the configuration of the 41% off circuit and other circuits can be implemented in various rhombic shapes without departing from the gist of the present invention.
以上詳述したように本発明は、外部クロックパルスが正
規の状態にあるか否かを判定する判定回路と、この判定
回路で外部クロックパルスが正規のものであることが検
出されている期間に、位相比較回路の位相比較出力を記
憶する記憶回路とを設け、上記判定回路にて外部クロッ
クパルスが正規のものでなくなったことが検出されたと
きに、位相比較回路の出力に代わって、上記記４．；τ
回路に記憶しである外部クロックパルスが正規のときの
位相比較出力を加りおよび減、ｉ′１各・やルス回路に
供給するようにしたものである。As described in detail above, the present invention includes a determination circuit that determines whether an external clock pulse is in a normal state, and a period during which the external clock pulse is detected to be normal by this determination circuit. , a storage circuit for storing the phase comparison output of the phase comparison circuit, and when the determination circuit detects that the external clock pulse is no longer a normal one, the above-mentioned memory circuit stores the phase comparison output of the phase comparison circuit. Note 4. ;τ
The phase comparison output when the external clock pulse stored in the circuit is normal is supplied to the addition and subtraction, i'1, and pulse circuits.
しだがって、本発明によれば、外部クロック２・ぐルス
がジッタ等の影響により正規ではない信号になったとし
ても、これに追従することなく正規の信号到来時の位相
間係を保持することができ、動作性能の高い位相目明回
路を提供することができる。Therefore, according to the present invention, even if the external clock 2 becomes an irregular signal due to the influence of jitter or the like, the phase relationship at the time of arrival of the regular signal is maintained without following it. Therefore, it is possible to provide a phase adjustment circuit with high operational performance.
第１図は従来における位相同期回路の回路構成図、第２
図は本発明の一実施例における（”、’Ｌ相同期回路の
回路イｊり我国である。
１・・・位相比較回路、５・・・加算・臂ルス回路、６
・・・減算／１？ルス回路、１０・・・判定回路、２０
・・・記憶回路、２１・・・シフトレジスタ、３０・・
・切１め回路１．？ ７ 、 、？ ８・・・ダート回
路。
出願人代理人 ′ｆＰ理士 鈴 江 武 彦−９（Figure 1 is a circuit diagram of a conventional phase-locked circuit;
The figure shows a circuit diagram of an L-phase synchronous circuit according to an embodiment of the present invention. 1. Phase comparator circuit, 5.
...Subtraction/1? Ruth circuit, 10... Judgment circuit, 20
...Memory circuit, 21...Shift register, 30...
・Cut 1st circuit 1. ? 7, ? 8...Dirt circuit. Applicant's representative: 'fP Physician Takehiko Suzue-9 (
Claims (1)
スと外部クロック・ぐルスとの位相を位相比較回路で比
較し、その位相比較出力に従って加算ノ４ルス回路ある
いは減算ノぞルス回路に出力を発生させ、これらの各パ
ルス回路の出力に従って高次クロックパルス数を加減す
ることにより受信用クロックパルスの位相を制御する位
相同期回路において、前記外部クロックパルスの位相あ
るいは周波数を監視して上記外部クロック・母ルスが正
規の信号であるか否かを検出しその旨の信号を発生する
判定回路と、前記判定回路から外部クロックパルスが正
規の信号である旨の信号が発ぜられている期間のみ前記
位相比較１０１路の位相比較出力を順次記憶する記憶回
路と、前記判定回路から外部クロックパルスが正規の信
号である旨の信号が発生しているＪｌ（］間に前記位相
比較回路の位相比較出力を前記加ヱ１および減算各パル
ス回路に供給しかつ外部クロックパルスが正規の信号で
はない旨の信号が発生したとき上記位相比較出力に代わ
って前記記憶回路に記憶しである位相比較出力を読出し
て前記加算および減算各パルス回路に供給する切樽回路
とを具備したことを特徴とする位相同期回路。A phase comparison circuit compares the phase of the high-order clock pulse with the external clock pulse and outputs it to the addition or subtraction circuit according to the phase comparison output. In a phase synchronization circuit that controls the phase of a receiving clock pulse by generating and subtracting the number of high-order clock pulses according to the output of each of these pulse circuits, the phase or frequency of the external clock pulse is monitored and A determination circuit that detects whether the clock/mother pulse is a regular signal and generates a signal to that effect, and a period during which the determination circuit generates a signal indicating that the external clock pulse is a regular signal. The phase of the phase comparison circuit is determined between the storage circuit that sequentially stores the phase comparison output of the phase comparison circuit 101 and Jl ( ) where the determination circuit generates a signal indicating that the external clock pulse is a normal signal. When a comparison output is supplied to each of the addition and subtraction pulse circuits and a signal indicating that the external clock pulse is not a regular signal is generated, a phase comparison output is stored in the storage circuit in place of the phase comparison output. 1. A phase-locked circuit comprising: a cut-barrel circuit for reading out and supplying the added and subtracted pulse circuits to each of the addition and subtraction pulse circuits.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57171395A JPS5961318A (en) | 1982-09-30 | 1982-09-30 | Phase locked loop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57171395A JPS5961318A (en) | 1982-09-30 | 1982-09-30 | Phase locked loop circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5961318A true JPS5961318A (en) | 1984-04-07 |
Family
ID=15922358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57171395A Pending JPS5961318A (en) | 1982-09-30 | 1982-09-30 | Phase locked loop circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961318A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03183213A (en) * | 1989-09-08 | 1991-08-09 | Delco Electron Corp | Digital controll phase locked loop circuit |
-
1982
- 1982-09-30 JP JP57171395A patent/JPS5961318A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03183213A (en) * | 1989-09-08 | 1991-08-09 | Delco Electron Corp | Digital controll phase locked loop circuit |
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