JPS5960800A - Digital semiconductor circuit - Google Patents
Digital semiconductor circuitInfo
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- JPS5960800A JPS5960800A JP58155692A JP15569283A JPS5960800A JP S5960800 A JPS5960800 A JP S5960800A JP 58155692 A JP58155692 A JP 58155692A JP 15569283 A JP15569283 A JP 15569283A JP S5960800 A JPS5960800 A JP S5960800A
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- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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Abstract
Description
本宅間は、モノリンツクに集積されたデイジタル半導体
回路であつ−C1外部アドレス信号を与えられディジタ
ル半導体回路のアドレスすベキ部分を制御1−る役割を
するアドレスデコーダが設けられている半導体回路に関
す・5゜特に本発明は、行アドレスデコーダも列アドレ
スデコーダも設けられている集積半導体メモリマトリク
スに関する。
他のモノリシックに集積された半導体回路と同様The present invention relates to a semiconductor circuit which is a digital semiconductor circuit integrated in a monolink and is provided with an address decoder which is supplied with a C1 external address signal and has the role of controlling the addressing part of the digital semiconductor circuit. 5. In particular, the invention relates to an integrated semiconductor memory matrix in which both a row address decoder and a column address decoder are provided. Similar to other monolithically integrated semiconductor circuits
【(、
こσ)ような回路の一部分にも、その製造後にテストが
行なわitろ。簡単な集積回路では、たとえば人カオ6
よびその内部状態のすべての可能な組み合わせな設定し
、そ2’Lにより特定の出力状態が〈
生ずるか否かにより機能テストが行なわれろ。そ1tv
c対して、複雑な集積回路では、テストの完全さと、不
完全なICチップが装置に組み込まiする確率との間の
費用的にJ!適な折衷が計ら、Iする。さらに、現在行
なわれている機能テストは純粋な機能テストとならんで
、ICチップ上のテスト回路による種々の技術的および
電気的パラメータの測定をなんでいる、
本発明の目的は、冒頭に記載した種類の半愕r本回路に
おいて、わずかな追加費用でチップの不良発見の確実さ
を著しく高め得ろようにすることであ石。
この目的は、本発明((よ几ば、冒頭に記ヘシした種頃
のデ・イジタル半導1.に回路に36いて、集積回路の
臨界的個所またはそilとモノリシックに一体化さit
たテスト回路に通じておりまたアドレスデコーダの仲介
なしにアドレスデコーダ用に設けら11゜ている外部ア
ドレス入力の少なくとも一部分により制御され得ろテス
トデコーダのアクティブ化および同時にアドレスデコー
ダのパッシブ化を特定の切換信号に基づいて行なう切換
部分とが計1tていること′ja:特徴とするモノリン
ツクに集積さ2tたディジタル半導体回路により達成さ
れろ。
集積されたディジタル半導体回路の通常動作からテスト
デコーダにより行なわiするテスト動作への切換は、た
とえばそのために専用に設けらilテいる集積回路の信
号入力鶏に外部から与−えら7’L、そこから切換部分
に伝達されろ切換信号によりトリガされ得る。しかし、
通常動作にも弔いらJする信号人力瑞tC外部から特定
の人力信号σ)組み合わせをり、えろことによつ−C1
切換f言号を集積回路の内部で発生させることも可能で
ちる。この組み合わせにより内部の回路部分がアクティ
ブ化され、それにより(コノ換信号が発せられて集積回
路内の切換1;1分に伝達されろ。さらに、本発明によ
る集積回路のテスト動作もしくは通常動作にブライオリ
ティ?与えることも町)tである。
μ下、図面l(より本発明を一層詳細い:説明・する。
第1図には、通常のメモリのグロック回路に、そのメモ
リモジュールのテストを簡単に行なうための本発明に訳
る装置が、負加して記入さjtてぃろ。
参照符号S P M Ir:付けられているθ)は、制
御回路を何するメモリセルがら通常θ)ように構成され
たメモリマトリクスであり、こT′Lはアドレスデコー
ダA 、r) U2′iX:介して一方では行ごとにま
たイル方で1丁列ごとCてアドレス可11ヒである。メ
モリマトリクスSPM・・丁こtn 目的でアドレスデ
コーダAT)Eのデコーダ出力端IVC接続されている
。また、メモリマI・リクスSPMは多数σ)外部制御
入力端13I。
B2.・・・ Bnを備えており、これらは通常σ)よ
うCで溝成さi’してマトリクスSPMに接続さノtて
おり、メモリ内に記憶さ几たデータを外部に供給する役
割をする、アドレスデコーダは各1つのバラノア回路I
NJ、 + 、BU2+ −−−BUrnを介して
外部アドレス入力端A、、A2. ・・・Amの各1
つと接続されている、
さて、本発明においては、集積回路内にテストデコーダ
T I) EEおよび切」46部分USが設けらitで
いろ。集積回路のアドレス入力端すなわち外部信号入力
端AI I A2 、 ・・・Amはテストデコーダ
’l” l) E Kも信号を辱え、そ11.によって
本発明によるテストデコーダ’I’ D Eのアクティ
ブ化およびアドレスデコーダADEの非アクテイブ化が
行なわi’L得る。
こfハ状態は、アドレス入力端に数え入れら′itない
外γ1ト!■子?介してり、えらfl、 7)切換信号
X1またはIIJ 、ili%信′;′i、X 2 K
鳩づいて得られる。これらθ)切換[計りは、信号人力
VFI(1+ B2 + ・・・B(6’Cおける
背定の信号、!uみ合わぜの際1tζ回II”; ゛r
6分U、ESにj二り発4甚\itろ。テストデコーダ
TI)■はアドレス入力!、MAH+ A2 + ・
・・Amを介して得ら几たアドレス信号に基づいて集積
回路Q)臨界的個所またはチェックθ)ために専用に設
けらil、たテスト回路(債債f6+路を含む半導体チ
ップの上に設けらitている) ?ff1llるill
−i−y、5 、後者は単にチェックq)目的でチッ
プ内((設けらハ、ている回路部分である。
テストデコーダ゛じl) E ;fl・らアドレス−t
べき、または制「い−ベき回II゛各4分ぼ第1図中(
・こ参照な21号TID。
、TE2. ・・・ 71号、を付けて示さJ’して
ぃろ。
制御信号B、、B2. ・・・ Bn およびアドレ
ス信号A1.A2 、 ・・・八〇により、第1図に
示されている災、債r5JF′者の通常N作の間・:仁
、そρ〕つとリクエストされ7゛二BU、、 ・・・
BU、nおよびメモリマトリクスS P h■が通常
θ)ように制御、さftろ。
そσ〕際jl二、個々の外部アドレス人力”、sA1+
A2、・・・ Amセ介して佳えら几たアドレスビ
ットσ)組み合わせり・ら、アドレスデコーダAI)E
を介して(fなわちマトリクスSPMの行ごとのアドレ
ス指定および列ごとのアドレス指定を行なう部分な介I
7て) 、7(L)ビつどアドレスによりリクエストさ
itたノモリマ) IJクスσ)行または列に与えろべ
き[IJ叩1j信号が発生され、それらが入力端1を介
してマトリクスSp↑A内に到達fゐ。切換115分I
J S VC属f−54除売線4・?介して、通常動作
σ)間は、テストデコーダ1’ Q E O)fべてか
不作動状9 Kおか几5゜
テストデコーダTI)Eのアクティブ化(!、メモIJ
+ね通常動作中には生じない信号組ツノ、合わせがメ
〔リマトリクスSPMθ〕クト部、伺師人力÷iAt
i(+ 、・・・B171にIj−えらオすることによ
り回路部分U S S如より形成される切換信号;(2
vcよって行なわれ得ろ。
また−Iひσ)アクティブ化は、通常動作7ノ・らテス
ト動作−\の切換θ〕ために専用に設けらitている外
部(ffi号人力・瑞X、を介してり、えら几ろ切換信
号″(1によっても行な」っ几1りろ。ここで言及オペ
きこととI−て、テストデコーダTI)l)r+)アク
ティブ化およびそtLに伴なうアドレスデコーダAI)
Eのバッンブ1ヒは、テストデコーダTDEが信号X1
またはX2ン介して人力2 VC,J:すE+’J (
it ; iL6時K u)ミiiJ能である。
アドレス入力端AHHA21 ・・・Arnはテスト
デコーダTOEの信号入力端とも接続さ几ているので、
テストデコーダ動作中にたとえばチップ内に設げら几て
いる特ψ11なテスト回Ws ’l”、 l(+ 、
T I号。
、・・・ TgS(集積半導体回路θ)通常動作のため
には必要とされない回路部分)をテストデコーダ’f’
l) !2から当該のテスト回h”S ’L FE、
+ ・・・TI号Sに3+−ロする接1゛売線7・?
介してアクティブ化f%)ことも7H1r、Bてあ=)
QLかし、テスト1ill& ’J’ l> l+ T
+号Sをi\)((σ)デ・イジクル集債回路a)一
部分どして形riy−J−る、二とも11]能でちる。
テストデコーダ’l’ D TLにより一アクテー1フ
゛化きルたf周/、のテスト回F”+ T E +。
・・・ TlgsKより得らitたテス[1!:(たと
えば始動:I圧、抵抗などθ)テスト結果)はそ几らの
信号出力端からテストデコーダがT1つ民に戻され、そ
の73+7)利用θ)!こめにテストデコーダT I)
Eの外15信号出力端YVc!j、えらi”I−ろ。
また、たとえば、テストデコーダT D Eからメモリ
S p ry t/c通ずる導線6を介(−て、メモリ
全体のiti制御7テスト動作用に変更−tにとができ
る。たとえば、この変更は/−ケンス制御、読取り信号
ii]11足などのテストσ)目的で行なわ7’L得る
。
MOG −I C上のデコーダを介して公知のように了
ドレスに、Lり種々の回路j43分i+″−選択的にリ
クエストさit得ろ。ディジタル半導体回路θ)通常動
作中[(こけ回路部分を選択し得ないCIC上θ)〕テ
テストデコーダTI) Eは信号X1またはX20)発
生(C、J: 7)LIl換r、l(<) U S ノ
動作ifi 、’41;づイテ−7’ クチ’1 フ化
されろ。そ、1シに伴ない、テストデコーダTDEは!
3J !I!3内C′コ設げられている他θ)デコーダ
と同碌に作動し、ICσ)通常動作中には決してリクエ
ストさJtないであろう一!j定の回FFS ”−<す
・クエストする。
テストデコーダに与えらi”Lる電圧により、前記O)
ようl(、回路内に設けられて鉛つテスト目的には使用
されない1112の−tべてのデコーダは非アクテイブ
化さハ、7)θ)で5回路内でのそnJつ0)機能は無
効にされる。このことは、接続線3を介しての回路部分
Uのfill揮1を可能にする。
テストデコーダT I) E’a=用いて冗長性回路9
+7クエストfることも、たとえば集r〜ディジタル
゛ト導体回路の内部の」1]定の際に回路40更(ディ
ジタル半導体回路の通常動作中には生じないもa)も含
む)ン行な5ことも町11ヒであろb
テストデコーダT1〕巳の簡単な実栴例における4要な
前提は、回路〆l)他のデコーダ、すなわちアドレスデ
コーダAr)■、に粘けろ特定θ)選択原理の使用であ
る。これは、各外部アドレスAi に対して内部で一対
θ)信−号、fなわち信号AilおよびA・、が発生さ
れろとうに構成されている。論叩2
的゛1゛レベルもL <は論理的゛O“レーくルic相
当fろそO”+つどのアドレス人力A1のアドレス清報
AK関係して、両信号メツ)一方θ)みが正′ミ圧とな
り、曲]Iテσ)信号は論理的110 I+レベルすな
わち基準罹位V8Sにとどまる。正電圧はそσ)一つど
、IC上にテストデコーダTDEとならんで設けらt’
していろアドレスデコーダの半分を非アクテ・「プ化す
鵠換言すれば、このことは、】つσ)アドレス入力端Δ
1乞介して了ドレスデコーダADEK与えら几ろ各1ド
レス信号がそれぞiL2つの互−・に反転さJtたアド
レスf言号に通じ、それらσ)うら一方はIC内に用い
らitている論理的“1′ルベルまた他方は論理的″0
“レーくルに相当し、ただしそXtらのうちデコーダA
DE内の内部アドレシングのために(まそのつどただ1
・つの信号が接続さi’L゛Cいろことを意味−fる。
この関係を第2川により説明する。第2図(゛工1つU
)アドレスデコーダADE用θ)通常のMOS回路−C
あり、同一のチャネル形式を有するMOS)tE界効果
トランジスタi,、t2, ・・・ f.m(m−ア
ドレス人力−’+lo A i の%:H i−1.2
,−、、 m))と、これらと同一の形式θ)別の3
つのトランジスタT,.T.,T3 と、Jつめコンデ
ンサCとからm D’iさ1tていZ)。個々Iノ)ア
ドレス入力端にそ几ぞit,!:J応づけらtl−てい
るMOStE界効果トランジスタLl + t2 +
”” nlはそitらσ)ソース:<f,i子で楠
準電位V 89 Vc− またそれらのドレインで1つ
の共通の接続イm点E〔((妾続きttて粘り、そこか
ら、メモリの予充電クロックφIKより制御さ1するM
O S N”tT効果トランジスタT3を介して他σ
)9Lン7X’; %イ,′lV C.:IC %続さ
itでイル。筬i,i i;i− ’点trハ. ケー
トで同じ(他の9(、恰電位V。Cに接続さ2tている
別のMt)Si界効果l・ランジスタT2を介して、一
方ではコンデンザCV介して基準゛電位V,K。
またfル方では、ソース゛CデコーダAD[l:、J:
り選択“1− ヘキHTJg路!′1μ分(第1図によ
るメモリマトリクスSPM内tt”r回路部分または曲
の選択fべぎ回路部分)K通ずろMf)S心5¥効果ト
ランジスタT1のゲートに4〆続さ」している。こO鴎
1すS1界効果l・ランジスタrlのドレインはトリガ
クロックσ)パルスφ2をり.えら几ている。回路内に
使用さノ1。
ろM l) S電界効果トランジスタは一般に自己阻止
ビtの11チャネルMf)S−FETである。
第3図には、クロック信号φ1およびφ2ならびl・′
C(ji!il /rの゛アドレス1言号Ai′の時間
的経過が示さ2tている。予充電クロックφ1により接
続節点には各動作サイクルの初めに他の供給電位vcc
に予充電さiLろ。放電は個々の動作サイクル内で個々
のアドレストランジスタj,.,fなわちトランジスタ
Ll+ t2+ ・・・ tV介して可能である。
m ′
A,ないしAmは先vc5己載したAi+およびAi2
σ)形式の43号である。デコーダj妾続節点■(が放
電さツ1,ていなけ礼ば、l・リガパルスφ2がトラン
ジスタT,を通さオt、いず1tか1つの池σ)回路部
分?制御し得ろ。
第4図には、本発明により集積回路内に1阻み込ま11
,るテストデコーダTDEの有利な実倫例か示さitて
いる。これは1つのコンデンサC と、アドレスデコー
ダAOE内のトランジスタと同一形式−t yx、 ワ
チ’!〒1(エンハンスメント形の7・つのM’、)3
−FlりTとを含んでいる。トランジスタT1 はそグ
)ドレインにトリガパルスφ2を与えらりt、またその
ソース端子て、予充電パルスh1 により制御さ、It
ろヘクOS電界効果トランジスタT2 k介して基準電
位Vssに接続さり1、ている。両M+)S電界効果ト
ランジスタT、 およびT2 σ)間からテストデコー
ダの出力端3が取り出さ;Itでいる。トランジスタT
I σ)ケートはコンデンサC”を介して同じく基準電
位Vssに接続さスtている、さらに、トランジスタT
、 のイr−トは、一方では両へ10S電W効果トラ
ンジスタT5 およびT、θ)直列回路7介1−て接続
節点fc K、また他力では予充%りoツクφ、によ
り制御さn−7)M t)S −FETT8 を°介
して基・(へ這(IrV88に1妾続さ2tている。
出力トランジスタ゛r1 と接続節点fぐ との間
・きコ接j売−「るトランジスタT、およびT。の’6
1’J j:叩のイ土方についてし丁、後でまた詳細に
説明″[る、接続節点K についてさらに言及すべきこ
ととして、この接続β11点は、予充電クロックφ1
により制御さitろ!11)S電界効果トランジスタ対
7 を介して基準電flkV、に妾続さitており、ま
たこの接続節点は別の電界効果トランジスタT4σ)ノ
ースに接続さ几ている。こσ)′電界効果トランジスタ
対、は別σ)MO8電界効果トランジスタT3 を介し
て別の供給”’I−(IL V ccと接続さitてい
る、接続節点ECを出力トランジスタT、 +τ接続
するトランジスタ対T、 、 T、 と、接続節
点K”を供給i(■vCCに接続するトランジスタ対”
J7C3−1゛4 との制1i11θ)仕方に′〕い
て説明1−る1両トランジスタlJ K 1.5いて、
そ几ぞれ一方のトランジスタは−rドレス[言号A11
により、また他方のトランジスタは反転さ几た信号Ai
2により制御さ2’Lろ。第4図の場pi Icは、接
続節点[(と供給電位v、:、2との間の回路では接続
筒点から遠いほうC)トランジスタT3 が、また接
続筒点K と出力l・ランジスタT、 との間O)回
路では接続節点1(に直接1婁続さハ”′ているトラン
ジスタT、 がアドレス1言号A11 により制jtv
され、他方θ〕トランジス4T。
またはTo は反転されたアドレス信号A l 2
1”l:より制御されろ。
第4図によるテストデコーダCハ作用を以下して説明−
tb61つの外部アドレスAiを与えらn、;5と、I
C内部では内部選択に携づいてA11またはA12θ)
みが正電圧に接続さ、iする。それVc応じて、接続節
点■(と供給電位■CCとσ)間の両トランジス〃T、
およびr4′−θ)一方が閉止さitろ。同シ二二と
が、接続筒点[(と出力l・ランジスタT、との開θ)
トランジスタT5 ’、!6よびT6 とσ)直列
回路についても成り立つ。虚数σ)サイクルに]ったろ
接続セ1)点K の充電を避けるため、前記θ)よう
(C予充電りlコックφ、により制御さ、れろトランジ
スタT7 カー設けらitている。加えて、接続節点
■(と出力トランジスタT、のケートとの間の両トラン
ジスタT、およびTo はトランジスタT3 1支び
、r、−%と反対の舶序で制御部;5第1ろ。さらに、
予充電クロックφ、Kf、す、コンデンサC“を橋絡−
「ろMf)S電界効果トランジスタT、火介して、場合
1・でよりCは充・電さ几た出力トランジスタl[l、
のケートが放′屯されろ、
前記θ)よう1で、第4図によるテストデコーダθ)出
力I’、:M 3はトランジスタT、のソース端子と、
基準゛毘位V88に通ずるトランジスタT2 のドレ
イン端rとから取り出さ2tている。トランジスタT2
′・ン)役割は、テストデコーダσ)出力端3を予充電
期間中は予充電クロックφ1により基準1位V881C
もたらすことである。こうして、通常動作中1・よ、出
力トランジスタT1 σ)ドレインVC与えらノLろ
ト □リガタロツクφ2は決して通さ第1.な
い、、第5図に示さλtているテストデコーダTI)E
σ)回路部分がこitを初め゛C可能にする。
第5図θ)回路部分は2つのMI)S電界効果トランジ
スタT、 およびToo の直列回路7介んでおり、
そf7〕一方の接続端にはアドレス信号A11が、また
他方θ)接続端にはアドレス・直置Ai1に対して反転
さ1tだアドレス信号へ12が与えらりtている。
両トランジスタT、およびT、。 の間の接続点はこれ
らのトランジスタ(ハゲ−1・と接続さ1tてぢ1)、
さらに−)5では端子2(πj図中θ)テストデコーダ
T l) Eに陀げる11?M子2も参照)に、また他
方てf! 別0)M OS ′玉昇効宋トランジスク’
I’11 のドレイン−ソース間なfiシて基準イ信
v V ;)Bに娶続さi’している。このトランジス
タ’I’l+ はそσ)ゲートで予充電クロックφ1
により制御されろ。
第5図1に示されているテストデコーダTDEの回路?
・1杯分ては、端子2VC正覗圧がtグ、えられ+j)
ろ。
第1図1.C、J:几ば、この或圧は端子2に切換信号
XIまたはX 2 f/i:より与えら21.る。そ0
)後、両)・ランジスクT、 および’J”+o が
導l巾状態にl[ろθ)て、14号へ1.thoよびA
12の間の選択動作′は中11ユさ几2)。
端子2にJj、えらノした電JITは両アドレス信号A
11および八 乞同時1(正電位にする。それによりア
ス2
トテコーダTI)E内の出力トランジスタT、 が導
通゛法螺に1)訓1tI1..” 、tlるθ)て、ト
リガパルスφ2が114力瑞3を介してγスト回FiS
(たとえば第1図のTe、 )をリクエストし得ろ
。同時に、同じくアドレス(信号A ]6よびA i2
vtCより、第2図に示さI
凡ている形式θ)アドレスデコーダが非アクティブにな
るθ)−〔、そθ)接i’ffi +25点I(がトラ
ンジスタt1、L2.・・・ LmKより設電さ2を得
ろ。テストデコーダTL) E Kよりテスト回路のリ
クエストσ)際、アドレスA・ およびA1□とは異な
りデコーダか1
ら導き出さiLろアドレスAi &、用いることかて゛
きろ。なぜならば、その回路機能はテスト動作中のテス
トデコーダcノ)回路に影響し得ないからである。
こうして、第1図のテスト回路0)制御が第4図σ)テ
ストデコーダにより行なわ11得ろ。第1図(lこも示
さnているノニうに、そθ)つとアドレスさノしたテス
ト回路TE、、TE2.などから与えらiまたイ、′j
用は出力、y:F、: yに与えらttろ。そθ)ため
、個々tハチスト回路゛1゛1℃+ * T E2など
と出力端子YとのIf] I/こ、ゲートで第4図によ
るテストデコーダf’DEθ)出力端3 ICJC’)
FiilJ御さオしろ(1図示さ)tてい/てい)ト
ランスン゛アトランジスタが設げら几ていてよ1、′。
しかし、信号X1またはX2によるテストデコーダT
D IりとアドレスデコーダADEとの間の切に!!は
、第・1図および第5図で税関[7た方71,6エリも
而Q(な方法によってもrテなj−)れ1与ろ。に(ハ
場a。
テストデコーダ゛t” l) E =よびアドレスデコ
ーダA D Eは回路的に互いに同一に、たとえば42
図6″)ようic 474成さ1%ていてよい。オペて
σ)デコーダADB内V二、ゲート端子X7有しドレイ
ンで接・1・π節点)εにまたソースでvssに接続さ
几ている1つの追加的なトランジスタTiが設げらルて
い第1ば十分である。第7[図114、こl))実施イ
チリrl(:対−tl:)信号X熔よびマを発′IF、
f 6ためσ)回路が示さノICいる。
第3θ−rI))J、皐lへ大と1.て、第1図による
回路に苅−「る特別なl1Jl路[JぢよびU Sケ用
いてby)所を行なうこともでき/−)。原11目的t
’17、こo)場G Ic (4,1つの1先袷i’+
: f、2がアドレスデコーダAI)巳または回路的に
そItと同一のテストデコーダTDEにより交互に接続
さノLろ。第8図および第7図fZcは、そJLに適し
た原理が示されている。
第7図による回路では同様hc、互いに同一の形式でち
り第2図による本来り)デコーダ内の電界効果トランジ
スタC(相当する11りOS 電界効果トランジスタが
用いも11ている。第7図にJ:ろ回路では、第J +
″;/、1で、税関した切換信号X1またはX2をり−
えられる端子は先ず1つσ)オアゲートoの各1つの入
力端に接続さitている。その出力端は第1のJν■O
8電界効果l・ランジスタaσ)ゲートおよび第2σ〕
■〜rO3電界効果トランジスタbのドレインに接続さ
ノ]、ている。さらに、第1グ)電界効果トランジスタ
aのドレインは第2の電界効果トランジスタl〕θ)ゲ
ートと接続されている。さらに、第JfJ〕電界効果ト
ランゾスタaは、負荷として飴のf((給「電位VC,
,:に接続サス1.ているii 3 a)Th/T O
S ’lf、−界効果トランジスタCと共に1つのイン
バータタ形成しており、他方第1および第2の1〜ラン
ジスタa。
bは共l1fl LC1ツのR3,7リソプフロツブr
ハ作1月kf/、。そして、オアゲートOの出力端コ)
)らは信号Xが、まlこ」二3己・fンバータの出力C
・1%からはそれに7」シて反転さノ1.た信号又が取
り13さJ’L得ろ。
第8図に示さ几゛Cいろように、デコーダADI℃オ6
よびT I) IE K Q;J −r 7)イILθ
)供、恰r’、 □L )I CCを供給丁イ)端子は
各1つの別” R41) S 電界効果トランジスタd
またはeを介してまとめら1tて一方ではアドレスデコ
ーダA]つじに、また他方でVよ回路[1C・こ設げら
几ているテストデコーダ’r D I’)、に接続さ几
ている。七σ)際、アドレスデコーダADEへJ)法統
はi(5νχ1によZ)回〜゛各から与えろTLる反転
り一1力は号又にJニリ、またテストデコーダ゛rDI
IE−\の接本完(↓外反転出)J信号′(によりNj
lJ釘さil、ろ。
第1図に含まオしておりジノ換信号X2を供;イア−t
−ろ1i、jJ路・15分USSは、たとえば通r′i
居彷作中[には生じないパルスB1ないしBnσ)組み
合す)ぜの際に、(XJVc信弓、 、B3:圧をイ1
(給−〔るかわりシて)X2に1言−弓イ尤ノ(二fY
:l(f合一むるフリノフ゛ノロノフ゛ケーヒノ)−f
る論理デートを含んでいる、この信号組み合わせの再1
隻の牛夢は、両l・ランジスタa 、t6よびす、す・
らJ−ZろRSフリップノロツブをリセツl−fる。論
理回路σ)簡単な例は、たとえば、半惇体回路の通常動
作中に信号B1およびB2が決して同時に生起しない鳩
汀に、よ、入力T3.および13□を41才るアンドゲ
ートてある。
第1図および第2図と結び伺けて最後に言及てさ−きこ
ととして、アドレスデコーダAD包は、】つθ)実、怖
態様では、複数の第2図に4g当″f′ろ回路部分から
成−)ている。この場合、そハ、らに各々設げ+−)i
していろ出力トランジスタT】σ)ノース端子は各1つ
の導線1を介1−て第1図によるメモリ回「11fフ)
−rトリクスS P Vlに接続さ21.ている。
第6図には、例として4つのワード線\VL、 。
WB2.WB2およびWB4および3つのビット線I(
T−、、B T、、2および13L3 にJニリf、+
lI御さ川、るダイ−ノーミックメモリマトリクス+7
〕回路が示され、でいる。個々のメモリセルZrsσ)
位置は2つの添字に、−j:り謬さノ1ており、第1の
添字r・ま所属のワード線θ)番号?、また第2の添字
は所属のビット線0)酢2)を示してい2)。
公知0)、j: ’) icダイカミツクMO8−RA
Mメモリで(・ヨ、メモリセルZr8も読取り信号も、
メモリを動作きせろ機能に決・定的((関与する臨界的
な点に舅していZ)、I−かし、そ第1らはテストデコ
ーダ’l’ l) E ヲ動f’5 fi セろ役割も
−fろ。第6図に示さス1ていイン1う1で1(固々0
)メモリセルZ は所属の第S
rワード線\VLl−および所属θ)第Sビット線11
シ。
の交点にfn置している、こ1’Lものワード線\:V
L l+WL 2などO’+ J ツがh■動3ルア)
ト、駆J*JJ ;’: J’L タワート線θ〕−「
べCのセルはそilぞ11.所属(Jl ヒ’71・線
11 L、 、 131−、なと゛に接続さB1イ)
。こうして、個))+nセルZ1・3内に’fK Ni
iとして紀憶さ几“Cいる情’、’14 ” −C’
” ’cル所mのピッl−線tピ経て読−々出ぺλ1
.ろ。
そノ1− i(、ニー11.、<千ど1曲〔)、(準信
号との比較t6よびぞオtic続く憎′・!・帛)θ〕
後、こθ)ようにして読ノ・、出−5,比だ111÷1
);1さらに!JIL +11さハ;、、、、−g−へ
てσ)メモリセルZy3は、通゛、へ゛、てさるかぎり
同一に構成されている。
テストデコーダ゛f:OEUて対I、てリクエスト可能
なセルテスト同トI′3は、メモリの通常動作用のメモ
リセルZr3に比較して幅差4有するセルヵ;所属して
いる1つのワード線またはlっσ)ビット線から成って
いてよい。たとえば、こσ)偏差はメモリ容量η)大き
さθ)(帰差であってよい、、通常rハメeリセルから
偏差しているメモリセルが所属しているIQIIワード
線まtこはビット線a)1渥11ぐにより、仙常のメモ
リ動作と同様の仕方で、偏差した特性をイ1′fるセル
σ)各々がリクエストさil得ろ。こび)ような偏差し
たメモリセルを設けら几ているヒルテスh i%jJ+
の選択はテストデコーダT OE rcより行なわil
、他方通常のメモリセル(すアドレスデコーダADEを
介してθ)み利用可能である。こCハようなセルアスト
回路を用いて、特にメモリセルの変更さilだ特性と関
係して集積回路の機能に口1fる屯甥なデータが得られ
ろ。この変更さfした特性が、/モIJ (n ティメ
ンジョンであ)tば、メモリセルの[ii債増大に関連
づけらり1.ろ読出し信号増大の対応づけが+4)]ら
かになる。もう1つrハ可沌2−tは、テストデコーダ
により可能なこのようなテスト方法に埜づいてメモリセ
ル17”l’−・j法とダミーヒル(敞憔セル)・7)
相応のす法とη)最適比を従来の方法による場合、1:
りも正!、′ケにポめ得2)、:とにある、同じことが
、たとえば、メモリの;[り造の際の技術θ〕変更′&
:浦11貧・′ぐるため最小必要なセルの大きさσ)変
化の確定(・コメJしてもあてはまる。
本発明が、外部アドレス信号2ンケ−えら)1.ろデコ
ーダケ有する他の集積ディジタル半導体重h′?1にも
有利にL色用可能であろ・−とはもちろんである。さら
に、アドレスデコーダおよびテストデコーダケ1チャネ
ル〜11) S :i支術たとえばバイポーラ技ヤ灯・
したはCIViI)S 技術で実現−・「ることも容
易に可能である。
第4図および第5国に、J:るテストデコーダσ)実施
例で必要とさJLるLうな相補1牛アドレス信号θ)発
生に関しては、たとえばj)ietrich Bqck
erお」二びIre i n z Miid e r
著 ” Hochintegrjerte MO
!E−SC1SC11altun ” (1972年)
第94〜96頁に記載さフ]ている。[(,
Parts of such circuits should also be tested after they are manufactured. In a simple integrated circuit, for example,
A functional test is performed by setting all possible combinations of the output and its internal states and determining whether a particular output state occurs or not. So1tv
On the other hand, for complex integrated circuits, there is a cost J! If a suitable compromise is made, I will do it. Furthermore, the functional tests currently carried out include, in addition to pure functional tests, the measurement of various technical and electrical parameters by means of test circuits on IC chips. By making it possible to significantly increase the reliability of detecting defective chips with only a small additional cost in this half-circuit circuit. The purpose of this invention is to provide an integrated circuit that is monolithically integrated with the critical points or parts of an integrated circuit.
Activation of the test decoder and at the same time passivation of the address decoder can be controlled by at least a portion of an external address input connected to the test circuit and provided for the address decoder without the intermediary of the address decoder. The total number of switching parts based on signals is 1t. This is achieved by a 2t digital semiconductor circuit integrated in a monolink. Switching from the normal operation of the integrated digital semiconductor circuit to the test operation performed by the test decoder can be performed, for example, by externally applying a signal input terminal 7'L of the integrated circuit specially provided for this purpose. can be triggered by a switching signal transmitted from the switching part to the switching part. but,
In normal operation, a specific human power signal σ) can be used from the outside, depending on the combination.
It is also possible to generate the switching f-word internally within the integrated circuit. This combination activates an internal circuit part, which causes a signal to be transmitted within the integrated circuit. Priority? Giving is also a town) t. The present invention will be explained in more detail in Figure 1 below. Figure 1 shows a device according to the present invention for easily testing a memory module in a conventional memory clock circuit. , and fill it in with the negative addition.The reference symbol S P M Ir: θ) is a memory matrix that is normally configured as θ) for the memory cells that control the control circuit. 'L is an address decoder A, r) U2'iX: through which it is possible to address row by row on the one hand and column by column on the other hand. The memory matrix SPM is connected to the decoder output terminal IVC of the address decoder AT)E for the purpose of memory matrix SPM. Furthermore, the memory matrix SPM has a large number σ) external control input terminal 13I. B2. ... Bn, and these are usually connected to the matrix SPM by grooves i' such as σ), and serve to supply the data stored in the memory to the outside. , the address decoder is each one Balanor circuit I
NJ, +, BU2+ --- External address input terminals A, , A2 . ...Am each 1
Now, in the present invention, a test decoder TI) EE and a 46 part US are provided in the integrated circuit. The address input terminals of the integrated circuit, that is, the external signal input terminals AI I A2, . Activation and deactivation of the address decoder ADE are performed to obtain i'L.This state is not counted in the address input terminal. Signal X1 or IIJ, ili% signal;'i, X 2 K
It can be obtained by catching pigeons. These θ) switching [the measurement is the signal human power VFI (1 + B2 + ...
6 minutes U, ES gets two shots and 4 hits. Test decoder TI)■ is an address input! , MAH+ A2 + ・
...A test circuit (provided on the semiconductor chip containing the integrated circuit Q) critical point or check θ) dedicated to the address signal obtained through the ? ff1ll ill
-i-y, 5, the latter is simply a circuit part located within the chip ((provided) for the purpose of checking the test decoder).
Should or system ``I-beki Episode II'' each takes about 4 minutes (in Figure 1)
・See No. 21 TID. , TE2. ... No. 71 is added to indicate J'shiro. Control signals B,, B2. ... Bn and address signal A1. A2... 80 requested that the disaster shown in Figure 1 be the normal N work of the debtor r5JF'.
BU, n and memory matrix S P h■ are normally controlled such that θ). So σ〕Jl2, individual external address manual”, sA1+
A2, ... address bits σ) combinations, address decoder AI) E
(f, i.e., the part of the matrix SPM that performs row-by-row addressing and column-by-column addressing)
7) , 7(L) It is requested by the bit address (IJxσ) [IJ1j signals to be given to the row or column are generated, and they are transferred via input terminal 1 into the matrix Sp↑A. Reach f. Switching 115 minutes I
JS VC f-54 discontinued line 4? During normal operation σ), test decoder 1' Q E O) f is completely inactive 9 K Oka 5° test decoder TI) E activation (!, memo IJ
+ Signal assembly horns that do not occur during normal operation, alignment is required [rematrix SPMθ] actuator, human power ÷ iAt
i(+,...Switching signal formed from the circuit part USS by selecting Ij- to B171; (2
It can be done by vc. In addition, activation is performed via an external device (ffi number human power, The switching signal "(1)" is also used.The operation mentioned here is the test decoder TI)l)r+) activation and the address decoder AI) associated with the tL.
For the bang 1 of E, the test decoder TDE outputs the signal X1.
Or human power 2 VC, J: E+'J (
it; iL6 o'clock K u) Mi ii J ability. Address input terminal AHHA21...Arn is also connected to the signal input terminal of the test decoder TOE, so
During the operation of the test decoder, for example, a special test cycle Ws 'l'', l(+,
T I issue. ,... TgS (integrated semiconductor circuit θ) (circuit parts not required for normal operation) is tested by test decoder 'f'
l)! 2 to the relevant test time h”S 'L FE,
+ ...Tangential 1゛Sell line 7・?3+-B to TI No.S?
Activated via f%) also 7H1r, Btea =)
QL, test 1ill &'J'l> l+T
+ No. S is i\) ((σ) Debt collection circuit a) Partially returned to form riy-J-ru, both are 11] function. The test decoder 'l' D TL converts one actuator to 1 f laps/, test times F"+ T E +. ... It test obtained from TlgsK [1!: (For example, starting: I pressure , resistance, etc. θ) Test results) are returned to the test decoder T1 from their signal output terminal, and the 73+7) use θ)!Test decoder T I)
E outside 15 signal output terminal YVc! In addition, for example, through the conductor 6 leading from the test decoder TDE to the memory Spry t/c (-, iti control 7 of the entire memory can be changed to -t for test operation). For example, this modification is carried out for the purpose of /- control, read signal ii] 11 feet etc. test σ) to obtain 7'L. Various circuits can be selectively requested. Digital semiconductor circuit θ) During normal operation [(θ on CIC where it is not possible to select the broken circuit part)] Test decoder TI) E is signal X1 or X20) generated (C, J: 7) LIl conversion r, l (< ) U S no action ifi,'41;Zite-7'Kuchi'1 Become a fu. Well, along with that, the test decoder TDE is!
3J! I! 3C' is provided and the other θ) works as well as the decoder, and ICσ) will never be requested during normal operation. J constant times FFS ”-<s quest. By the voltage applied to the test decoder, the above O)
Therefore, all decoders installed in the circuit and not used for test purposes are deactivated. be disabled. This makes it possible to fill the circuit part U via the connecting line 3. Test decoder T I) E'a = using redundancy circuit 9
For example, circuit 40 changes (including those that do not occur during normal operation of digital semiconductor circuits) may be carried out during the configuration of the inside of a digital conductor circuit. 5. Test decoder T1] The 4 important premises in the simple practical example are the circuit 〆l) Other decoders, namely the address decoder Ar)■, and the specific θ) selection principle The use of It is arranged such that for each external address Ai a pair of .theta.) signals, f, signals Ail and A. is generated internally. Argument 2 Target ゛1゛ level is also L < is logical ゛O ``rate ic equivalent floss O'' + each address manual A1's address clearing AK is related, both signals are met) one θ) becomes a positive pressure, and the signal remains at the logical 110 I+ level, that is, the reference level V8S. The positive voltage is σ), which is provided on the IC alongside the test decoder TDE.
In other words, this means that half of the address decoder is inactive and half of the address decoder is
Each address signal given to the address decoder ADEK leads to two mutually inverted address f words, one of which is used within the IC. Logical "1' lebel or the other is logical" 0
“corresponds to the rail, but decoder A of
For internal addressing within the DE (only one
・It means that two signals are connected i'L゛C. This relationship will be explained using the second river. Figure 2 (1 piece U
) For address decoder ADE θ) Normal MOS circuit-C
tE field effect transistors i,, t2, ... f. m(m-address manpower-'+lo % of A i: H i-1.2
, −,, m)) and another 3 of the same form θ)
two transistors T, . T. , T3 and the J-th capacitor C. Individual I) It is located at the address input terminal,! : MOStE field effect transistor Ll + t2 +
``'' nl is so it et σ) source: <f, i has Kusunoki quasi-potential V 89 Vc- and one common connection at their drain is point E [((concubine continues tt and sticks, from there, M controlled by the memory precharge clock φIK
O S N”tT effect transistor T3 and other σ
)9Ln7X';%i,'lV C. :IC % continued.筭i,i i;i-' point trc. On the other hand, the reference potential V, K is applied via the same (other 9, another Mt connected to the potential V, C) Si field effect l transistor T2, and on the other hand via the capacitor CV. On the other hand, the source C decoder AD[l:, J:
ri selection "1-HekiHTJg path!'1μ min (tt in the memory matrix SPM according to Fig. 1 r circuit part or song selection f beg circuit part) K through Mf) S core 5\ effect transistor T1 gate 4 times in a row. The drain of the transistor RL is connected to the trigger clock σ) pulse φ2. I'm very careful. No. 1 used in the circuit. The Ml)S field effect transistor is generally an 11-channel Mf)S-FET with self-blocking bits. In FIG. 3, clock signals φ1 and φ2 and l・'
The time course of the ``address 1 word Ai'' of C(ji!il /r is shown 2t. Due to the precharge clock φ1, the connection node is charged with another supply potential vcc at the beginning of each operating cycle.
Pre-charge it. The discharge occurs within the individual operating cycles of the individual address transistors j, . , f, that is, through the transistors Ll+ t2+ . . . tV. m ′ A, or Am is Ai+ and Ai2 that were previously posted on VC5.
σ) format No. 43. Decoder j concubine node ■ (discharge is 1, if not, l, trigger pulse φ2 is passed through transistor T, ot, either 1t or 1 pond σ) circuit part? Get it under control. FIG.
, it shows an advantageous practical example of a test decoder TDE. This consists of one capacitor C and the same type of transistor as the one in the address decoder AOE - tyx, wachi'! 〒1 (7 M' of enhancement type) 3
-FlriT. The transistor T1 is supplied with a trigger pulse φ2 at its drain, and its source terminal is controlled by a precharge pulse h1, It
It is connected to the reference potential Vss through the OS field effect transistor T2k. The output 3 of the test decoder is taken out between both M+)S field effect transistors T, and T2σ); transistor T
I σ) is also connected to the reference potential Vss via a capacitor C'', and furthermore, a transistor T
, are controlled on the one hand by the 10S W-effect transistors T5 and T, θ) connected through the series circuit 7 to the connection node fcK, and on the other hand by the precharge rate φ, n-7) M t) S - One connection is made to the base (IrV88) through FET T8. Transistor T, and T.'6
1'J j: As for the connection node K, this will be explained in detail later.This connection β11 point is connected to the precharge clock φ1.
Control it! 11) S field-effect transistor pair 7 is connected to the reference voltage flkV, and this connection node is connected to another field-effect transistor T4). This pair of field effect transistors σ)' is connected to another supply ``I-(IL V cc) via another σ) MO8 field effect transistor T3, which connects the connection node EC to the output transistor T, +τ Transistor pair T, , T, and connection node K" are supplied to i (■transistor pair connected to vCC"
J7C3-1゛4 and the control 1i11θ) explanation 1-2 transistor lJK 1.5,
Then one transistor is -r dressed [word A11
, the other transistor receives the inverted signal Ai
Controlled by 2'L. The field pi Ic in FIG. , O) In the circuit, the transistor T connected directly to the connection node 1 (T) is controlled by the address 1 word A11
and the other θ] transistor 4T. or To is the inverted address signal A l 2
1"l: More controlled. The operation of the test decoder C according to FIG. 4 will be explained below.
tb6 Given one external address Ai, n, ;5 and I
Inside C, A11 or A12θ)
When both are connected to a positive voltage, i is connected to a positive voltage. Depending on Vc, both transistors T,
and r4'-θ) one is closed. The connection cylinder point [(and output l, transistor T, opening θ)
Transistor T5',! 6 and T6 and σ) also holds true for series circuits. 1) In order to avoid charging the point K in the imaginary number σ) cycle, a transistor T7 is provided, controlled by the pre-charging cock φ, as described above. Both transistors T between the connection node ■ (and the gate of the output transistor T, and To support the transistor T3 1, r, -% and the control section in the opposite order;
Pre-charge clock φ, Kf, S, bridge capacitor C”
'Mf)S field effect transistor T, through the case 1, C is charged and charged output transistor l[l,
When the gate of θ) is released, the test decoder θ) according to FIG.
2t is taken out from the drain terminal r of the transistor T2 which leads to the reference level V88. Transistor T2
'・n) The role of the test decoder σ) is to connect the output terminal 3 to the reference 1st V881C using the precharging clock φ1 during the precharging period.
It is about bringing. Thus, during normal operation, the output transistor T1 σ) drain VC is not applied to the output transistor T1, and the output transistor φ2 is never passed through the first. No, test decoder TI)E with λt shown in FIG.
σ) The circuit part makes this possible in the first place. The θ) circuit section in Figure 5 includes two MI)S field effect transistors T and a series circuit 7 of Too.
f7) Address signal A11 is applied to one connection end, and address signal 12 is applied to the other connection end. Both transistors T, and T,. The connection points between these transistors (bald-1 and connected 1t-1),
Furthermore, -) 5 is connected to terminal 2 (πj in the figure θ) test decoder T l) E 11? (See also M child 2), and on the other hand f! Separate 0) M OS 'Jade Sheng Effect Song Transistor'
The drain-source fi of I'11 is connected to the reference voltage VV;)B. This transistor 'I'l+ has a precharge clock φ1 at its gate.
Be controlled by. 5. The circuit of the test decoder TDE shown in FIG. 1?
・For one cup, the terminal 2VC positive viewing pressure is tg, +j)
reactor. Figure 11. C, J: If this pressure is given to terminal 2 by switching signal XI or X 2 f/i: 21. Ru. So0
) After that, both)・Landisk T, and 'J''+o are in the lead width state, and 1.tho and A to No. 14.
The selection action between 12 and 11 is 2). Jj to terminal 2, JIT is both address signals A
11 and 8 At the same time 1 (set to a positive potential. This causes the output transistor T in the output coder TI) to become conductive. .. ”, tl θ), the trigger pulse φ2 is passed through the 114 force 3 to the γ strike time FiS
(e.g., Te, in Figure 1). At the same time, the address (signal A ]6 and A i2
From vtC, as shown in Fig. 2, the address decoder becomes inactive. Obtain power 2.When requesting a test circuit from the test decoder TL)EK, unlike the addresses A and A1□, the decoder derives the address Ai &, iL, and should not be used. This is because its circuit function cannot affect the test decoder c) circuit during test operation. Thus, the test circuit 0) in FIG. 1 is controlled by the test decoder σ) in FIG. In FIG. 1, the test circuits TE, TE2, TE2, TE2, TE2. Given from etc. i and i, ′j
For output, y:F,: Give it to y. Therefore, the test decoder f'DEθ) output terminal 3 ICJC') according to Fig. 4 is established at the gate.
Please install the filter transistor (as shown in Figure 1). However, the test decoder T by signal X1 or X2
The connection between DI and address decoder ADE! ! In Figure 1 and Figure 5, the customs office [7 and 71,6 Eli also Q (also by the method r Te j-) and 1 are given. (in case a. test decoder t''l) E = and address decoder A D E are circuit-wise identical to each other, for example
Figure 6'') IC 474 may be configured by 1%.Operation σ) Decoder ADB has V2, gate terminal It is sufficient that one additional transistor Ti is provided in the first place.7. ,
f 6 σ) The circuit is shown below. 3rd θ-rI)) J, Go I to Dai and 1. Therefore, it is also possible to carry out a special path [by using J and US] in the circuit according to Fig. 1.
'17.
: f, 2 are alternately connected by the address decoder AI) or by the test decoder TDE which is circuit-wise identical to that. FIG. 8 and FIG. 7 fZc show the principle suitable for the JL. In the circuit according to FIG. 7, the field effect transistor C (corresponding to 11) is also used in the decoder (as shown in FIG. 7). : In the filter circuit, the J +
''; /, 1 switches the customs switching signal X1 or X2.
The available terminals are first connected to each one input terminal of the OR gate o. Its output end is the first Jν■O
8 field effect l/transistor aσ) gate and second σ]
(2)~rO3 connected to the drain of field effect transistor b]. Furthermore, the drain of the first field effect transistor a is connected to the gate of the second field effect transistor l]θ). Furthermore, the JfJ] field effect transistor a has a candy f ((supply potential VC,
, :Connected to SUS1. ii 3 a) Th/T O
S'lf, - together with the field-effect transistor C, form an inverter, and on the other hand the first and second transistors a. b is both l1fl LC1 R3,7 lithop r
Ha-saku January kf/,. And the output terminal of OR gate O)
) are the signal X, and the output C of the inverter
・From 1% to 7", it will be reversed to 1. The signal was 13 and I got J'L. As shown in Fig. 8, the decoder ADI °C 6
and T I) IE K Q; J −r 7) IILθ
) supply, or r', □L) I supply CC D) terminals are each one separate" R41) S field effect transistor d
They are connected to the address decoder A on the one hand and to the test decoder 'rDI' on the other hand. 7σ), then the address decoder ADE is given i (Z) times by 5νχ1 to
The connection of IE-\ is completed (↓outer inversion output) J signal' (by Nj
lJ nails, il, ro. It is included in FIG. 1 and provides the signal exchange signal X2;
-Ro1i, jJ road/15 minute USS, for example,
During the combination of pulses B1 and Bnσ that do not occur in the
(supply - [replacement] one word to X2 - Yumi Yuno (2fY)
:l (f coalesce furinofunoronofukehino) -f
The second part of this signal combination containing the logical date
The ship's Ushimu is both L and Langista A, T6, and Su.
Reset the J-Z RS flip knob. Logic circuit σ) A simple example is, for example, in the case where signals B1 and B2 never occur simultaneously during normal operation of a semi-uniform circuit, input T3 . And 13□ is 41 years old and gate. In connection with Figures 1 and 2, it is worth mentioning that the address decoder AD envelope is actually It consists of circuit parts.In this case, there are
The output transistor T]σ) is connected to the memory circuit ``11f'' through one conductor 1 in each case.
- connected to rtrix S P Vl 21. ing. In FIG. 6, four word lines \VL, are shown as an example. WB2. WB2 and WB4 and three bit lines I (
T-,, B T,, 2 and 13L3 to J nili f, +
lI Misagawa, Rudai - Normic Memory Matrix +7
] The circuit is shown. individual memory cell Zrsσ)
The position is given by two subscripts: -j: rierrorsano1, and the word line θ) number belonging to the first subscript r/ma? , and the second subscript indicates the associated bit line 0) 2) 2). Publicly known 0), j: ') IC Daika Mitsuku MO8-RA
In M memory (Yo, memory cell Zr8 and read signal,
Determining the function of operating the memory ((in relation to the critical points involved), the first one is the test decoder 'l' l) E moving f'5 fi The role of Sero is also -fro. Figure 6 shows 1 in 1 in 1 (zero
) memory cell Z has the associated S r word line \VLl- and the associated θ) S bit line 11
Sh. This 1'L word line \:V is placed at the intersection of fn.
L l+WL 2 etc. O'+ J tsugah ■ moving 3 Lua)
G, drive J*JJ ;': J'L Tawart line θ〕−``
Cell BeC is that way 11. Affiliation (Jl H'71, line 11 L, , 131-, connected to Nato B1 I)
. In this way, 'fK Ni
I remember it as ``C', '14''-C'
” 'C line at m, read through t line, read out λ1
.. reactor. Part 1-i (, knee 11., <1,000 songs [), (comparison with quasi-signal t6 and zootic continues hatred'!・帛)θ]
After that, the reading is 111÷1.
);1 more! The memory cells Zy3 are generally identical in construction in all respects. Test decoder f: Cell test I'3 that can be requested by OEU is a cell that has a width difference of 4 compared to memory cell Zr3 for normal operation of the memory; or lσ) bit lines. For example, the deviation σ) may be the memory capacity η) size θ) (return difference, usually the IQII word line to which the memory cell deviating from the memory cell belongs is the bit line. a) Each cell σ) generates a deviated characteristic in a manner similar to normal memory operation by means of a single step. Hiltes h i%jJ+ which is not equipped with deviant memory cells such as
is selected by the test decoder TOErc.
, on the other hand, only normal memory cells (θ via the address decoder ADE) are available. Using cell assemble circuits such as this one, it is possible to obtain significant data on the functionality of integrated circuits, especially in relation to the changing characteristics of memory cells. If this changed characteristic is associated with an increase in the memory cell's capacity, if /mo IJ (n dimension) is 1. The correspondence between the increase in the readout signal becomes +4)]. Another possibility is to test the memory cell 17"l'-j method and dummy hill (敞憔cell) 7) based on such a test method possible with the test decoder.
Corresponding method and η) When using the conventional method, the optimal ratio is 1:
Rimo Tadashi! The same thing can be said, for example, when changing the technology θ during fabrication of memory.
: Determination of the minimum required cell size σ) for Ura 11 poverty (*This also applies to rice J. The present invention is an external address signal 2 scale) 1. Other integrated digital semiconductor devices with filter decoder h'? Of course, it would be possible to advantageously use L color. Furthermore, an address decoder and a test decoder (channels 1 to 11)
It is also easily possible to realize this using CIViI)S technology. For signal θ) generation, for example j) ietrich Bqck
er o' two Ire in z Miid er
Author ” Hochintegrjerte MO
! E-SC1SC11altun” (1972)
It is described on pages 94-96.
第1図は通常の書込み・読11−メモリに本1明にする
テスト0)ための回f’i’iを;1加L7たメモリl
ハブtコック回路図、第2図ないし第8図は子ストデコ
ーダまたは切n部分θ)実施例?示す回路図である。
A1−AlTl・・・外部アドレス入力店、 Ai
・・・り1部アドレス1言号、 ADg・・・ ア
ドレスデコーダ、 B1−13n ・・・ディジタル
人力・fi号、 C,C“・・・ コノデンリ−,に
、K ・・・接続節点、T。
T 、t・・・ トランジスタ、 TDi’C・・・
テストデコーダ、 rC5〜TじS・・・テスト回路;
11−の、U、 US、 USS ”・切換部分、 V
C,:・・・ 供給jし。
位、 Vss ・・・法(筈Nrケ、 Xi、X2
・・・切換・信号、 Y・・・外部テスト出力端、
φ、・・・ 予充′這信号、 φ2・・・ トリガ
信号。
FIG 2
FIG 7
FIG 8
635−Figure 1 shows normal writing/reading 11--memory reading test 0) times f'i'i; 1 + L7 memory l
Hub t-cock circuit diagram, Figures 2 to 8 are child st decoder or cut n part θ) Example? FIG. A1-AlTl...External address input store, Ai
... 1 part address 1 word, ADg ... Address decoder, B1-13n ... Digital human power / fi number, C, C" ... Konoderi, Ni, K ... Connection node, T .T, t... Transistor, TDi'C...
Test decoder, rC5~TjiS... test circuit;
11-, U, US, USS”・Switching part, V
C:... supply. Place, Vss...law (should Nrke, Xi, X2
...Switching/signal, Y...External test output terminal,
φ,... Precharge signal, φ2... Trigger signal. FIG 2 FIG 7 FIG 8 635-
Claims (1)
であつ゛〔、外部アドレス信号を与えらルデイジタル半
導体回路σ)アドレスすべき部分を制御−4−る役割4
t−fるアドレスデコーダが設けられている半導体回路
において、集積回路の臨界的個所またはそれとモノリシ
ックに一体化されたテスト回路(Tg、、TE2.・・
・)に通じておりよたアドレスデコーダ(ADE)の仲
介なしにアドレスデコーダ用に設けられている外部アド
レス入力(A+ 、At、・・・ )の少なくとも一部
分により制御され得るテストデコーダ(’r OE )
のアクティブ化および同時にアドレスデコーダ(ADE
)のノくノンブ化を特定の切換信号(XL X2)に基
づいて行なう切換部分[US、U、USS)とが含まれ
ていることを特徴とするモノリンツクに集積されたディ
ジタル半導体回路。 2)切換信号(XI )がそれに対して専用に設けら1
tている外部端子を介1−て与えられ得ることを特徴と
する特許請求の範1Jlil第J偵記載の半導体回路。 3)アドレスデコーダ(ADE )には接続さオtてい
ない信号入力端におけるディジタル入力信号CBl、B
2.・・・ )の特定の組み合わせに応動する回路部分
(USS)が切換部分(US、U)に対する切換信号(
X2)を発生するために設けられていることを特徴とす
る特許請求の範囲第1項または第2項開戦の半導体回路
、 4)テストデコーダ(TDE)が回路的にアドレスデコ
ーダ(A、DE)と一致しており、切換部分(US、U
)が、切換信号(XI、X2)の生起時にアドレスデコ
ーダ(ADllil:)を供給電位(VoC)から切離
しかつ同時にテストデコーダ(TDE)を供給電位に接
続する回路により構成されている(−とを特徴とする特
j′[請求の範i’11第2須/4【いし第31頁のい
ずれかにJ己載の半導体回1l130 5)テストデコーダ(TOE)が回路的にアドレスデコ
ーダ(AI)E)K、テストデコーダ(’I’ 、1)
CIのアクティブ化状、・1檄がアドレスデコーダの
作動を自動的に阻止するように合J)されていることを
特徴とする特許請求の範囲第1頃l(いし第3項のいず
ルかにV、弓馬い)半導体回路、 6)少なくともアドレスデコーダCADIE )内およ
びテストデコーダ(TD巳)内に設けら2tているトラ
ンジスタが自己阻止性のMO8電界効果トランジスタ、
特に同一のチャネル形式のもσ)、で溝成さ第1.てい
ることを特徴とする特許請、・kの範囲第1頃ないし第
5負のいずf”Lかに記載の半導体回路。 7)アドレスデコーダσ)各1つの信号出力端(1〕に
通じておf)かつ互いに等しいアドレス基準電位(VS
2)がまた他方ではたとえばR、A Mメモリとして構
成されたディジタル半導体回路の基・■゛屯位vco)
が与えら2’しており、アドレスデコーダ(ADE)に
信号を与えるアドレス入力端(A、、A2. ・・・
Am)の各々にそれにより制御さオする各1つσ)M
O8電界効果トランジスタ(tI+ t2+ ・・
・tm)が設けられており、そ1’l−らのソース端子
は基準電A’l (V、 )にまたそitらθ)ドレイ
ン端子は共通の接続節点(K)に接続されており、この
接続節点が一方では、予充電信号(φ1)により制御さ
れるMO8電界効果トランジスタ(T3)を介して萌の
供、袷qv(voo>と接続されており、また他方では
、ゲートで池の供給1位(voc)に接続さi%ている
他の電界効果トランジスタ(T2)を介して、ソース端
子で信号出力;tm(1)を形成しかつドレイン端子に
トリガクロック?与えられろトランジスタ(T1)σ)
ゲートと、コンデンサ(C)f7’−一方σ帰°M子と
に接続さノtており、こθ)コンデンサ(C)?介して
基準電位(Vss)と接続されていることを特徴とする
特許請求の範囲第6項記載σ)半−1体回路。 8)アドレスデコーダ(A D E ) :tc倍信号
与える各外部アドレス入力端(At 、A2− ・・
・Am)K、アドレス信号(Ai+)に対して反転さt
tたアドレス信号(、A12)Y発生fるだめの各1つ
O)インバータが利属していることを特徴どT7)特許
請求θ)範囲第7偵記載の半導体回路。 9)テストデコーダ(T l) E )θ)信号出力端
(3)カミ10S電界効果トランジスタ(T、)・7)
ソ・−ス端子および第2のMO3O3電界効果トランジ
スタ2)7′1ドレイン端子により形成さ几′C16す
、第10)トランジスタ(T1)のドレイン!5よトリ
ガ、クロック(φ2 )疋よりまた第2のトランジスタ
(T2)0)ゲートは特にダイナミックR、A Mメモ
リとして構成されたディジタル半導体回路の予充電クロ
ック(φ1 )により制m1さ几ており、第2のトラン
ジスタ(T2)のソース端子は基$■電位(V8S)K
@続さ才tており、第1 (n I・ランシスpり(T
、)θ)ケートは一方では、コンデンサ(C)と予充電
パルス(φ、)によりf3J 6tIIさ第1.るM
OS K界効果トランジスタ(T8)との並列回路を介
して基準電位(VS2 )にまた他方では第1の直列に
接続さ才tたMO8電界効果トランジスタ対な介I−て
接続節点(K”)に接続さitており、この接続節点は
さらに。 予充電クロック(φ )Kより制御されるMO3電界効
果トランジスタ(T7)’%l’介して基準電位(V8
S)iCまた第2の直列に接続されたMO3電界効果ト
ランジスタ対を介して「ルの基準電位(VCC) K、
i妾続されて粘1,1、また第1の直列に吸続されたM
OS電界効果トランジスタ対(T! 、T6 )
内に設けらノtているトランジスタと第2の直列に妾続
されたVi f) S ’上界効果トランジスタ対(T
3 、T、+) フ3 K設げら凡ているトランジスタ
とは、対応づけ「) itている外部アドレス入力嬬(
へi)σ)互いに反転さオしたアドレス信号対(、Ai
、。 A42)により制御さ11でいろことを特徴とする詩3
′1請求σ)範:II]第5偵または第8項記載σ)半
Xq体回1・当。 】0)接続N6.5”4 (K” )と供給電位(vC
o)との間の接・読線に、直接供給電位(V、C)に接
続されたM OS を界効果トランジスタ(T3)う1
接メ・たさ几ており、また接続?11点(1()と出力
トランジスタ(Tl ) +7)ゲートとの間の接続
線に、直接接続節点(1()に接続さ几たM OS’屈
界効果トランジスタ(T、)が接続さiして粘つ、これ
らの’QIO8電界効果トランジスタ”’4 e
TB )(言直接に付属の外部アドンス人力嬬(+J
)VC与えられろアドレス(ゴ号(Aよ、)′Lよ
り制御されて粘り、またこ几らの接続線内の他のMO8
電界効果トランジスタ、−f 7’jわちトランジスタ
(T、)およびトランジスタ(T6)、は外部アドレス
法号(Ai、)VC対して反転さn、た信号(Ai□)
Kより制御されていることを特徴とする特許請求(7)
範囲第9項記載の半導体回路、11)テストデコーダ(
T D E )に他の3つのP/I OS電界効果トラ
ンジスタ(T、、T、。。 T++ )から成る部分が設けらJtて粘り、そσ)
うち第1貼よび第2のトランジスタ(T、。 TIo)はそitらのソースードレ・17間に互いに直
列に接続されておりかつこれらの両トランジスタ(To
、 Tl。 )のゲートはこitらの両トランジ
スタ間σ)接続節点に接続されて′貼ワ、またこの接続
節点は予充電11号(φ。 )により制御されろ第3のトランジスタ(T11+)を
介して基(p電位(V88)と接続されており、また直
接に切換信号(Xl、X2)により制御さf’しており
、また第1および第2の電界効果トランジスタ(TO、
Too ) ノW列回路の両自由端は互いに反転さ
れたアドレス信号(A it + A T2)の各1つ
により制御さ」tていることを特徴とする特許請求の範
囲第8項または第9項記載の半導体回路。 】2)テストデコーダ(TI)E)の個々の出力(3)
がそJtぞれ、集積半導体回路内に設けられているテス
ト回路部分(T E I+ T F221・・・ )の
アクティブ化を制御するのに弔いら2tていることを特
徴とする特許請求の範囲第J項ノ。Cいし第11項のい
ずれかに記載の半導体回路。 13)テストデコーダ(TDg)により制御可能なテス
ト回路部分(Tg、、 Te3.・・・ )の信号出力
端が谷1つのトランスファトランジスタを介【−で共1
爪の外部テスト出力端CY)に接続さitており、また
これらのトランスファトランジスタのゲートがそ11ぞ
it、テストデコーダ(TDE)内に設けらJtている
信号出力端(3)σ)1つにより割切1さハ、てぃろこ
とを特徴とする特許請求の範囲第1項ないし第12項の
いずオtかに記載の半導体回路。 14) アドレス指定回:屯なマトリクスメモリとし
てWtJrliされたディジタル半導体回路において、
テストデコーダ(TDij)Y介してσ)みアドレス指
定可能なメモリセルが追加的に設けらitでおり、これ
らのメモリセルが、メモリθ)通常動作に用いられるメ
モリセルとは異なる特性火有していることを特徴とする
特許請求の範囲第1項ないし第13項のいずれかに記載
σ)半導体回路。 】5)アドレスデコーダ(Aり■)による動作もしくは
テストデコーダ(TDE)による動作がプライオリティ
を有することを特徴とする特許請求σ)範囲第1頃ない
し第141のいずれかに記載の半導1本回路。[Scope of Claims] I) A digital semiconductor circuit integrated in a monolithic device [, a digital semiconductor circuit given an external address signal σ] Role of controlling the part to be addressed.
In semiconductor circuits in which address decoders t-f are provided, test circuits (Tg, TE2...
A test decoder ('r OE) which can be controlled by at least a part of the external address inputs (A+, At,...) provided for the address decoder without the intermediary of an external address decoder (ADE) leading to the )
Activation of address decoder (ADE) and simultaneous activation of address decoder (ADE)
1. A digital semiconductor circuit integrated in a monolink, characterized in that it includes a switching part [US, U, USS) which performs the conversion of 0. 2) A switching signal (XI) is provided exclusively for it.
1. The semiconductor circuit according to claim 1, wherein the semiconductor circuit can be provided via an external terminal. 3) Digital input signals CBl, B at the signal input end not connected to the address decoder (ADE)
2. ...) The circuit part (USS) that responds to a specific combination of the switching parts (US, U) sends the switching signal (
X2) A semiconductor circuit according to claim 1 or 2, characterized in that the test decoder (TDE) is circuit-wise connected to the address decoder (A, DE). , and the switching part (US, U
) is constituted by a circuit that disconnects the address decoder (ADllil:) from the supply potential (VoC) at the occurrence of the switching signal (XI, Characteristic Features j' [Claims i'11 No. 2/4 [J self-published semiconductor circuit 11130 on page 31] 5) The test decoder (TOE) is circuit-based as an address decoder (AI). E) K, test decoder ('I', 1)
The activation state of the CI is adapted to automatically prevent the operation of the address decoder. 6) A 2T transistor provided in at least the address decoder CADIE) and the test decoder (TD) is a self-blocking MO8 field effect transistor;
In particular, the first groove is made of the same channel type (σ). 7) Address decoder σ) A semiconductor circuit according to any one of the first to fifth negative ranges of f''L in the range of k. f) and mutually equal address reference potentials (VS
2) is also the base of a digital semiconductor circuit configured as, for example, an R, AM memory.
is given 2', and the address input terminals (A, , A2...) provide signals to the address decoder (ADE).
Am) is thereby controlled by each one σ)M
O8 field effect transistor (tI+ t2+...
・tm) are provided, and their source terminals are connected to the reference voltage A'l (V, ), and their drain terminals are connected to a common connection node (K). , this connection node is connected, on the one hand, to the gate qv(voo) via an MO8 field effect transistor (T3) controlled by the precharge signal (φ1), and on the other hand, the gate The signal output at the source terminal via another field effect transistor (T2) connected to the supply terminal (voc) of the transistor; (T1)σ)
The gate is connected to the capacitor (C) f7' and the σ return terminal, and this θ) capacitor (C)? 6) A semi-single body circuit as claimed in claim 6, characterized in that it is connected to a reference potential (Vss) through the .sigma. 8) Address decoder (ADE): Each external address input terminal (At, A2-...
・Am)K, inverted with respect to the address signal (Ai+) t
T7) The semiconductor circuit according to claim 7, characterized in that an inverter is used for each of the address signals (, A12), Y generation, and F output. 9) Test decoder (T l) E ) θ) Signal output terminal (3) Kami 10S field effect transistor (T, )・7)
Formed by the source terminal and the drain terminal of the second MO3O3 field effect transistor 2)7'1, the drain of the 10th) transistor (T1)! 5, the trigger, the clock (φ2), and the gate of the second transistor (T2) are especially controlled by the precharging clock (φ1) of the digital semiconductor circuit configured as a dynamic R, AM memory. , the source terminal of the second transistor (T2) is at the base $■ potential (V8S)K
@ Continuation of the talent, first (n I. Rancis) (T
, ) θ) On the one hand, the first . M
A pair of MO8 field-effect transistors connected in series on the one hand to the reference potential (VS2) through a parallel circuit with an OSK field-effect transistor (T8) and on the other hand a first series-connected node (K") This connection node is further connected to the reference potential (V8) via the MO3 field effect transistor (T7) '%l' controlled by the precharge clock (φ)
S) iC is also connected via a second series-connected MO3 field-effect transistor pair to the reference potential (VCC) K,
i is concatenated with viscosity 1,1, and M is suctioned in the first series
OS field effect transistor pair (T!, T6)
A pair of upper field effect transistors (T) connected in series with a second transistor provided in
3 , T, +)
i) σ) A pair of address signals (, Ai
,. Poem 3 characterized by 11 colors controlled by A42)
'1 claim σ) Range: II] 5th reconnaissance or item 8 σ) Half Xq body times 1 and 1. ]0) Connection N6.5”4 (K”) and supply potential (vC
A field-effect transistor (T3) is connected to the MOS field-effect transistor (T3) directly connected to the supply potential (V, C) in the tangent/reading line between the field-effect transistor (T3) and the
I have a lot of contact, and will I connect again? A MOS' bending field effect transistor (T,) connected to the direct connection node (1()) is connected to the connection line between the 11 points (1() and the output transistor (Tl) +7) gate. These 'QIO8 field effect transistors''4e
TB)
) VC is given address (Go number (A)'L) and is controlled by other MO8 in this connection line.
The field effect transistors, -f 7'j, i.e. transistor (T, ) and transistor (T6), have an inverted signal (Ai□) with respect to the external address signal (Ai,) VC.
Patent claim (7) characterized in that it is controlled by K.
Semiconductor circuit according to scope 9, 11) test decoder (
TDE) is provided with a section consisting of three other P/I OS field effect transistors (T,,T,...T++).
Of these, the first and second transistors (T, TIo) are connected in series between their sources and drains.
, Tl. ) is connected to the connection node σ) between these two transistors, and this connection node is controlled by the precharge No. 11 (φ.) via the third transistor (T11+). The first and second field effect transistors (TO,
Claim 8 or 9, characterized in that both free ends of the W column circuit are controlled by each one of the address signals (A it + AT2) which are inverted with respect to each other. Semiconductor circuit described in section. ]2) Individual outputs of the test decoder (TI)E) (3)
Claims characterized in that each Jt is used for controlling the activation of a test circuit portion (T E I + T F221...) provided in the integrated semiconductor circuit. Section J. C. The semiconductor circuit according to any one of Item 11. 13) The signal output terminals of the test circuit portions (Tg, Te3...) that can be controlled by the test decoder (TDg) are connected to each other through one transfer transistor [-]
One signal output terminal (3) σ) is connected to the external test output terminal CY) of the nail, and the gates of these transfer transistors are provided in the test decoder (TDE). 13. The semiconductor circuit according to claim 1, wherein the semiconductor circuit is divided by 1, 1, and 12. 14) Address specification time: In a digital semiconductor circuit that is used as a typical matrix memory,
Additional memory cells are provided which can be addressed via the test decoder (TDij) Y, and these memory cells have different characteristics than the memory cells used for normal operation. σ) A semiconductor circuit according to any one of claims 1 to 13. 5) A semiconductor according to any one of ranges 1 to 141, characterized in that the operation by the address decoder (Ari) or the operation by the test decoder (TDE) has priority σ) circuit.
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