JPS5960654A

JPS5960654A - エラ−訂正システム

Info

Publication number: JPS5960654A
Application number: JP58146803A
Authority: JP
Inventors: チン−ロング・チエン
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1982-09-28
Filing date: 1983-08-12
Publication date: 1984-04-06
Also published as: EP0107038A2; EP0107038A3; US4509172A; EP0107038B1; JPH0449139B2; DE3380456D1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔本発明の技術的分野〕本発明はメモリ゛アレイにおける二重エラーの訂正なら
びに三重エラーおよびパッケージ・エラーの検出のだめ
のエラー訂正システムに係る。

〔本発明の背景〕

二重エラー訂正および三重エラー検出（ＤＥＣ−ＴＥＤ
）コードは広く知られたＢＣＨ符号化理論（Ｗ、Ｗ、Ｐ
ｅｔｅｒｓｏｎ　　ａｎｄ　　Ｅ、Ｊ、Ｗｅｌｄｏｎ。

Ｊｒ、、”　　Ｅｒｒｏｒ　　Ｃｏｒｒｅｃｔｉｎｇ　
Ｃｏｄｅｓ、”１９７２、Ｍ丁Ｔ　　Ｐｒｅｓｓ参照）
に基づいて作成可能である。ＢＣＨコードを作成するに
は、αを有限体ＣＦ（２）の原始元とし、かつｎ−２”
−１トスル。モジ、ＧＦ（２ｍ）の元が２進ｍ重として
表現されれば、長さｎのＤＥＣ−ＴＥＤＢＣＨコードは
下記のパリティ検査マトリックスを有するコードとして
定義可能である：このコードの検査ピッ］・の数γおよ
びデータ・ビットの数にはそれぞれ、　　２ｍ＋１　お
よびｎ−２ｍ−１である。もし、１２８データ・ビット
がこのコードによって保護されることになれげ、ｍば８
以トでなければならないことは明白である。ｍ＝８とす
れば、ｎ’＝　２５５、ｋ＝２３８およびγ−１７を有
する（２５５．２３８）ＤＥＣ−Ｔ　Ｅ　Ｄ　　Ｂ　Ｃ
Ｈコードが得られる。

ＢＣＨコードのパリティ検査７トリツクスからデータ・
ビット列を削除することによって希望する長さまでＢＣ
Ｈコードを短縮することができる。

これを実行すると、前記（１）式のマトリックスＨによ
って定義された（２５５．２３８）ＤＥＣ−ＴＥＤＢＣ
Ｈコードから（１４５，１２８）に短縮されたＤＥＣ−
ＴＥＤ　　ＢＣＨコードを得ることができる。

検査ビット数はまた、コード短縮プロセスで、パリティ
検査マｈ　ＩＪラックス中の削除されるデータ・ビット
列を適切に選択することによって減少可能である。前記
を行なう方法に関する本発明者の論文”　Ｏｎ　　５ｈ
ｏｒｔｅｎｅｄ　　Ｆｉｎｉｔｅ　　Ｇｅｏｍｅｔｒｙ
Ｃｏｄｅｓ”が”Ｉｎｆｏｒｍａｔｉｏｎ　ａｎｄ　Ｃ
ｏｎｔｒｏｌ’、’Ａｐｒｉｌ　１９７２の２１６頁以
下に記載されている。式（１）のパリティ検査マトリッ
クスＨにこの論文に記載された方法を使用するには：（ａ）パリティ検査マトリックスＨに基本行オペレーシ
ョ７（Ｗ、Ｗ、Ｐｅｔｅｒｓｏｎ　　ａｎｄ　　Ｅ、Ｊ
。

Ｗｅｌｄｏｎ、Ｊｒ、、”Ｅｒｒｏｒ　　Ｃｏｒｒｅｃ
ｔｉｎｇ　ＣｏｄｅｓＩ＋１９７２、ＭＩＴ　　Ｐｒｅ
ｓｓ参照）を適用する。

Ｉ（１ヲ行オペレーノヨン後のマトリックスとし、■を
Ｈｌの行ベクトルとする。

（Ｉｌｌ）Ｈｌから行ベクトルＶおよびＶの中の「１」
に対応する位置の列ベクトルを削除する。その結果得ら
れるマトリックスは２ｍ個の倹食ビットを有する短縮さ
れたＤＥＣ−ＴＥＤコードのパリティ検査７トリツクス
である。

もし、ｍが偶数ならば、マトリックスＨに基本行オペレ
ーションを適用することによって常に、ｍｌ　　　ｍ　
／　２　１　）個の１を含む行ベク（２−２トルが得られる。前記短縮構成を適用することによって
、ｍ−１ｍ　／　２に＝２　　　　＋２　　　　、γ＝２ｍ１を有するＤＥ
Ｃ−ＴＥＤコードが作成可能である。もし、ｍが奇数な
らば、マトリックスＨに基本行オペレーションを適用す
ることによって、ｍ　−１（ｍ−１）／２　　、　）イ固の１を含む（２
−２行ヘクトルカ得うレ、ｋ−２ｍ−１（ｍ−１）／２十２ λ−２ｍ、を有するＩ）ＥＣ−ＴＥＤコードが作成可能
である。

〔本発明の概要〕

本発明に従って生成された、（１４４，１２８）コード
のマトリックスを第１表に示す。

２７９第１表のパリティ・マトリックスＨにおいて、各々の列
はコード・ワードの１ビツト位置を表わす。列の間の縦
線はパッケージの境界を表わす。

すなわち、１４４ピツトのコード・ワードは９ビツトご
とに異なるパッケージ上にある。（このＨの形式はデー
タ経路の幅が９ビツトの倍数である場合に使用するのに
好都合である。）マトリックスＨの１６行の各々にある
２進数１は、エンコータによってどのビットが排他的Ｏ
Ｒされ、１２８データ・ビットとともに記憶される１６
検査ビツトの１つを生成するかを示す。ビット位置１．
１０．１９．２８．６７．４６．５５．６４．７３．８
２．９１．１００．１０９．１１８．１２７および１３
６のビットが検査ビットである。横線はコードが２つの
データ・ワードに分割可能であることを表わす。

行および列の交換（ｓｗａｐｐｉｎｇ）を使用して４ビ
ット位置／カードに再パッケージすると第２辰の１■マ
トリツクスが得られる。

これでパッケージ・エラーが検出可能になる、すなわち
このエラーが単一エラ一または二重エラーとして誤って
訂正されることはない。ＵＥ（訂１ｒ：、不能エラー）
が検出されたとき、ＵＥシンドロームは６６パツケージ
の各々の４つの三重エラー・シンドローム・パターンお
よび１つの四重エラー・シンドローム・パターンと比較
され、故障パッケージを識別する。コード・ワードの中
のすべての１ビツト・エラーおよび２ビツト・エラーの
位置を識別する１県にテーブル索引が使用される。

テーブル索引のタスクを実行するのに必要な記憶空間の
量は索引テーブルを分割することによってかなり減少す
る。

本発明によって第１に、単一および二重ビット・エラー
を訂正し且つ三重ビット・エラーを検出する新しいコー
ド（ＤＥＣ−ＴＥＤコード）が与えられる。

本発明によって第２に、パッケージ・エラーを検出する
ＤＥＣ−ＴＥＤコードが与えられる。

本発明によって第６に、複数ビット・エラーの訂正およ
び検出に使用するだめの新しいテーブル索引構成が与え
られる。

〔詳細な説明〕

第１図において、カードごとに４ビツト位置を有する６
６枚のメモリ・カード１０Ａ上のメモリに１４４ピツト
・コード・ワードを記憶される。

理由については既に明白なように、１４４ビツト・コー
ド・ワードの中の１６ビツトは検査ビットであり、１２
８ビツトはデータ・ビットである。

第２図において、在来の排他的ＯＲ符号化トリー１２Ａ
が第１図のメモリに記憶されるパリティ・ビットを生成
するのに、（’ｌ用される。この符号化トリーは第２表
のパリティ・マトリックスＨに従って構成される。例え
ば、カード３３の最初のビット位置にある検査ビットは
前記マトリックスＨの最初の行で１を書込まれた全ビッ
ト位置にあるデータの排他的ＯＲである。もし、２人力
の排他的ＯＲゲートが使用されれば、７０個以下の排他
的ＯＲゲートおよび７レベルの論理遅延ヲ使用して各々
の検査ビットが生成される。

第６図において、シンドローム発生器１４Ａ（から出力
される／ンドロームＳ）の１６のビットｍ力は論理的に
は、第１図に示すメモリ・カード１ＯＡから読出される
１４４のデータおよび検査ビットの排他的ＯＲである。

シンドロームＳはまた、受取られたコード・ワードとＨ
の積の結果として得られた１６ビツトのベクトルとみな
すことができる。、更に、シンドロームＳは受取られた
検査ビットと受取られたデータ・ビットから生成された
検査ピントとの排他的ＯＲである。

もし、シンドロームＳが全Ｏのベクトルであれば、該コ
ード・ワードはエラーを含まない。もしシンドロームＳ
が非０のベクトルであれば、ンントロームＳの最初の１
５ビツトはＲＯＭ１８Ａの内容をアクセスするアドレス
として使用される。

ＲＯＭ１８Ａの出力は１５のシンドローム・ビットによ
ってアクセスされた８ビツトのベクトルＥ１である。ベ
クトルＥ１は全０のベクトルが、または第６表に示す８
Ｘ１４４のマトリックスＭの列ベクトルである。

第３表　　マトリックスＭ・・・１・１・１・１１１・１・・・・１・１１１・１
・・・・１１・１１１・１１１１・１・・・・・１１・
・１１・・・・１・１・・・１・１・・　１１１１・１
１１・１１１・１・１・１・１１・１・１１・・・・・
・・・・１１１１・・１・１・・・１・・１・１１１・
１・・１・・−１・１・１・・１１・・・１１・１１１
・・・・１・・・１１１・・・・１１・１・１１・１・
・　１・１・１・・１１・１１１１・１１・・１１１°
°。

１・１・１１１１・・・１・・１・１１１・１１・・１
・１１１１・・１１１１・・１・・１・・　１・１１１
１・・・　１・・１１・１・１１・・１１１１１１１・
・１１・１・１・・１・・・−１１１・１・・・１１・
１１・１・・・・・１１１１・１１１・１１・１１１１
１・１・１１１１１１１・・１１・・１１・１・１・・
　１・・１１１・・１・・・・１１１１１１・・１１１
・１・・１１１・・１・・１１・・１・１１１１１１・
・１・１・１・１１１１　’ｌ・・・・・　１１１１・
・・・１１１１１・・・・・１・・１１・・１・・１・
・１１・・・・４１・・・・・１・・１・１・・１１・
・１・・１１・１１・・１１１・・１１１・１・・１１
・・１１・・・１１・・・・１１・１１１・°１１°・
１゜・・１１・１１・１１１１・１１・・１１・・・１
・１・・・１１・１１１・・・１・・１１１・１１・１
１１１１・１・１１・・・・１・・・１・・・１・１１
・１１・１・・・・１１１・１・・１１１１１１・・１
１・１１・・　１・・・・・１・１１１１１・１・・−
−２８２−！− １・・・・１１１１・１・１１１・・・・・１１・・・
・・・・・・・１・・・・１・１１・・１１・１１・・
１・・１・１・・１１１１・・・１・１１・１１’１１
１・１１１１・・・・・１・１・・・・・１１・・１ｄ
・１１１１・・・・１１１１１・・・１・１・１・・１
１・１１１・・１１・１１１・・　１１１・・　　　１
・１・１１・・１１・１１・・１１１・１・１１・１・
１１・・１・１・１・１・・１・１・１・・・１１・・
・１・１・１・・１・・１・１・・１・・・・１１・１
・・１・１・１・・・１１１・・１・・１・１１・・１
・１１１・・１１・１・１・１・・・１・１１１・・１
１１１・゛　１１１１・・１１１１・・１・・・・・・
・１１１・・・１１・・１・・・・１・１・１・・１１
・・・・１・１１・１１・１１・・・１１・１１１・１
・・１１１１・・・・１１１・・・−１・１・１１１１
１°・・１・・１１１・・・１・・１・・・１・１・１
・・１・１１１・・１１・・１・・１・・・・・・１・
・・１１・１・・・°・１１１・・・１・・−１・・・
・１・・１１・・・・１１・・・１・・１１・・１１１
・・１１１・・・１・１１１・・１１・１・・ＲＯＭ１
８Ａの非０項目は下記のアルゴリズムによって得られる
：（ａ）　　マトリックスＨ１の列ｌによって指定された
アドレスに第３表のマトリックスＭの列ｉのビット・パ
ターンを書込む。ただし、Ｉ］１は第２表の最初の１５
行ベク］・ルによって形成されたマトリックスである。

（ｂ）　　７トリツクスＨ１の列ｌおよび列ｊの排他的
ＯＲによって指定されたアドレスにマトリックスＭの列
ｌのビット・パターンを書込む。ただし、ｉ＜ｊである
ものとする。

もし、ベクトルＥ１がこれらの非０項目の１つに等しく
、かつＳ〆０ならば、ベクトルＥ１はＲＯＭ３８Ａに供
給され、ＲＯＭ３８ＡはＥｌをガロア体の元から２進数
列の数に変換する。この２進数・′・１デコータ４０Ａ
に供給される。デコータ４０Ａはこの２進数によってエ
ラー・ビットの１つのアドレスを解読する。

更に、もしシンドロームＳが非０であれば、下記の変換
が行なわれる：ＥＯ＝Ｔ−８″　　　　　　　　　　　　　（２）ただ
し、Ｓ４ばＳの転置マトリックスであり、Ｔは下記に示
すマトリックスである。

第４表　　　　　７トリツクスＴ１・・　１・１１１・・１１１１・・・・・・・・１１１．・・１１・・・・・１・１１・１１・１１・・・・・・１１１・・・・１・１・１・１・・１・・・１・１・１・・１・・・・　１・・・１１・１　・・・・１・・１１・１１１・１・・・・・・１・１１１・・１１・１マトリックスＴは論理プレイ２ＯＡにより実現される。

論理アレイ２ＯＡは、７トリソクスＴの中の１を書込ま
れた位置に対応する位置に排他的ＯＲ要素を有する。１
６ビツトの各シンドロームＳが、論理アレイ２ＯＡの列
の１つをアクセスし、その結果として８ビツトのシンド
ロームＥ　Ｏ；ｏ＝論理アレイ２ＯＡから読出される。

マトリックスＭ、ＴおよびＨの数学的関係を下記に示す
：Ｍ＝Ｔ−Ｈ（３）２゛つのエラーが生じた場合、ｈ　およびｈ２を前記式
（３）のＩ（の列とすれば、シンドロームはＳ＝ｈ　　
十ｈ　　になる。変更されたシンドロームを次２のように定義する。

Ｓ’＝Ｔ−８ｔ　　　　　（４）ただし、Ｓ　はＳの転置マトリックスである。

Ｓ／はＭのいずれかの列に等しい。Ｍの列はすべで異な
っているからエラー位置を示すのに使用可＝Ｔ−ｈ　　
　とすれば、Ｓ’　＝ＴおよびＳ　−Ｅ１＋Ｅ　を１得
る。第１のエラーＥ１はＲＯＭ１８ｚ、から得られる。

第２のエラーＥ２はＥｌとＳ′の排他的ＯＲによって得
られる。変更された／ンドロームＳ′は論理アレイ２０
Ａから得られるＥＯである。

ＲＯＭ１８および論理アレイ２ＯＡの出力はＸＯＲ回路
２２Ａに供給され、ＸＯＲ回路２２Ａはビット位置対ビ
ツト位置でＥＯとＥｌを排他的ＯＲしてＥ２を生成する
。もし、Ｅ２が非Ｏであり且つＳの重みが偶数であれば
、Ｅ２はコード・ワードの中のもう１つの訂正可能エラ
ーを識別した後、Ｅｌと同様に、ガロア体の元を２進数
に変換するコンバータすなわちＲＯＭ４２Ａおよびデコ
ータ４４Ａを使用してエラー・ビット位置が解読される
。

もし、Ｓが非０であシ且つＥｌが全０ベクトルであるか
、まだはＥ２が非０でありかつＳの重みが奇数であれば
、エラーは訂胚能エラーｕｌ＜司）でちる。２つの０検
出回路２４Ａおよび２６Ａの出力をＡＮＤ回路２８Ａ″
ｒＡＮ−Ｄすることによって第１のＩＪＥ状態が検出さ
れる。０検出回路２４Ａはシンドローム発生器１４Ａの
出力をモニタし、他の０検出回路２６Ａは’ＲＯＭ１８
Ａの出力をモニタする。非０のＥ２出力を検出する非０
検出回路３２Ａの出力と、シンドローム中のビットの和
が奇数であるかどうかを決定するＸＯＲ回路３４Ａの出
力をＡＮＤするＡＮＤ回路３０Ａによって第２のＵＥ状
態が検出される。２つのＡＮＤ回路２８Ａおよび３０Ａ
の出力はＯＲ回路３６Ａに供給され、ＯＲ回路３６Ａは
ＵＥ出力信号を出力する。

エラーの生じた４ビツト・パッケージ、すなわちメモリ
・カード１ＯＡを見つけるため、ＵＥ出力信号によって
シンドロームＳが比較器４８Ａに送られ、比較器４８Ａ
は各々のメモリ・カード１０Ａの６ビツト・エラーに関
する４つのンンドローノ・・パターンと各々のメモリ・
カード１０Ａの４ビツト・エラーに関する１つのシンド
ローム・パターンとをシンドロームＳと比較する。比較
器４８Ａの出力はエラーを有するメモリ・カード１０Ａ
のアドレスである。カード障害シンドローム５０Ａは比
較器４８Ａにハード的に結線されるか、または比較器４
８Ａにソフトウェアとして供給することができる。第５
表は１６ビツト・シンドロームの各々について列挙し、
その右側に障害を有するカードまたはパッケージの番号
を示す。

以上が本発明の実施例に関する説明であるが、本実施例
の中で多くの変更を行なうことができる。

例えば、メモリ・カード１０のコード・ワードのビット
位置の数を変更することができる。

第５ｉ　　　１６ビツト・シンドローム［Ｊ１＋ＬｌＩ
ＬｌｌＩＬｌＩＬｌＩＵＩＪＩＪＶ１１１Ｌ１１Ｊ１ｕ
ｌＴ１’１ｌｉＵ１’１ｌｌｊｎ１１１１１ｎ１１ｎｎ
１１ｎｌ〕ｎ　　　１９　　　　ｎｎ１１１Ｄ１１１ｎ
［１１１１ｎｎ　　　’）ＲＩＵ１００１０１’＋０１
０［］１１０　　２／　　　　ＵＬＩ＋月月Ｊ　Ｕ　ｔ
Ｊ　Ｕ［ｊ　＋）ｌＪＵＩＪｌ　１１　　５６

【図面の簡単な説明】

第１図は本発明を使用するメモリの概要を示す。図、第２図は第１図に示すメモリのＥＣ（：エンコータの概
要を示す図、第３図は第１図に示すメモリのＥＣＣデコーダの概要ブ
ロック図である。１０Ａ・・・・メモリ・カード、１２Ａ・・・・排他的
ＯＲ符号化トリー、１４Ａ・・・・シンドローム発生？
？ｒ、１６Ａ・・・・シンドローム・テ；−り、１８Ａ
・・・・ＲＯＭ、２ＯＡ・・・・論理アレイ、２２Ａ・
・・・ＸＯＲ回路、２４Ａ、２６Ａ・・・・０検出回路
、２８Ａ、３０Ａ・・・・ＡＮＤ回路、６２Ａ・・・・
非Ｏ検出回路、３４Ａ・・・ＸＯＲ回路、３６Ａ・・・
・ＯＲ回路、３８Ａ・・・ＲＯＭ、４０Ａ・・・・バイ
ナリ・デコーダ、４２Ａ・・・・ＲＯＪ４４Ａ・・・・
バイナリ・デコーダ、４８Ａ・・・・比較Ｗ、５０Ａ・
・・・カード障害シンドローム。

Claims

【特許請求の範囲】記憶データ・ワードのビットがパッケージ当りＭ個のビ
ットを有するＮ個のパッケージに分けられるメモリに灯
して二重ビット・エラー訂正および三重ビット・エラー
検出コードを有するエラー訂正システムにおいて、パッ
ケージ・エラーヲ訂正するための下記装置を含むモジュ
ール化されたエラー訂正装置。（ａ）下記のＨマトリックスに従ってデータ・ワードを
コード・ワードに符号化するエンコーダ装置。 ■１７トリソクス（ｂ）　　どの単一または二重ビット、エラーの位置を
も決定するために、すべての可能な単一ビノド−・エラ
ー・ノンドロニムおよびすべての可能な二重ビット・エ
ラー・／ンドロームから成る各々のエラー・ンントロー
ムを含む手段を有するデコ〜夕装置。