JPS5958832A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置にかかシ、特に外部への引
き出し電極領域（以下ポンディングパッド電極領域と称
する）を有する半導体集積回路装置において、前記ボン
ディングパッド電極への金属ワイヤーボンディングに際
し、機械的衝撃による絶縁破壊に強い構造を有する半導
体集積回路装置に関するものである。
き出し電極領域（以下ポンディングパッド電極領域と称
する）を有する半導体集積回路装置において、前記ボン
ディングパッド電極への金属ワイヤーボンディングに際
し、機械的衝撃による絶縁破壊に強い構造を有する半導
体集積回路装置に関するものである。
従来の半導体集積回路装置におけるボンディングパッド
電極領域周辺の１例を第１図に示す。同図はＰ型シリコ
ン基板１上でのアルミゲートＮチャ／ネルＭＯ８）ラン
ジスタ領域（ａｌ、ダイオード領域（ｂ）およびボンデ
ィングパッド電極領域（Ｃ）からなるＮチャンネルＭＯ
８ＩＣの構造断面図を表わしている。通常、各半導体素
子の間は、フィールドシリコン酸化膜（以下フィールド
酸化膜と称する）２によって分離されているが、ポンデ
ィフグパッド金属電極３の下の絶縁酸化膜４もまた前記
フィールド酸化膜２によって形成されておシ、膜厚もほ
ぼ同一の構造になっている。
電極領域周辺の１例を第１図に示す。同図はＰ型シリコ
ン基板１上でのアルミゲートＮチャ／ネルＭＯ８）ラン
ジスタ領域（ａｌ、ダイオード領域（ｂ）およびボンデ
ィングパッド電極領域（Ｃ）からなるＮチャンネルＭＯ
８ＩＣの構造断面図を表わしている。通常、各半導体素
子の間は、フィールドシリコン酸化膜（以下フィールド
酸化膜と称する）２によって分離されているが、ポンデ
ィフグパッド金属電極３の下の絶縁酸化膜４もまた前記
フィールド酸化膜２によって形成されておシ、膜厚もほ
ぼ同一の構造になっている。
最近は１テツプ上の半導体素子の集積密度を増大させる
ため、各素子の微細化が進み、公知のスフ−リング法則
によシ拡散層５の深さも浅くしていく必要がある。拡散
層５の深さを浅くするにば拡散（あるいはイオン注入）
後の熱処理温度の低下および熱処理時間の短縮が効果的
であるため、結米としてフィールド酸化膜２，４は薄く
なっていく傾向にある。
ため、各素子の微細化が進み、公知のスフ−リング法則
によシ拡散層５の深さも浅くしていく必要がある。拡散
層５の深さを浅くするにば拡散（あるいはイオン注入）
後の熱処理温度の低下および熱処理時間の短縮が効果的
であるため、結米としてフィールド酸化膜２，４は薄く
なっていく傾向にある。
フィールド酸化膜２，４を薄くしていくと、寄生ＭＯ８
）ランジスタの閾値電圧が低下して、各素子分離間のリ
ーク電流が増加するという問題が生じるが、シリコン基
板と同一導電型のチャンネルストッパー拡散層６を形成
することによって前記問題は解決されている。それより
もフィールド酸化膜４が薄くなることで、ポンディング
パッド電極への金属ワイヤーボンディングの際に、機械
的衝撃による絶縁破壊の危険が大きくなるという別の重
要な問題が生じる。ポンディングパッド電極下の絶縁破
壊はＩＣ機能の誤動作、電源間リーク増大等の現象を引
き起こす。
）ランジスタの閾値電圧が低下して、各素子分離間のリ
ーク電流が増加するという問題が生じるが、シリコン基
板と同一導電型のチャンネルストッパー拡散層６を形成
することによって前記問題は解決されている。それより
もフィールド酸化膜４が薄くなることで、ポンディング
パッド電極への金属ワイヤーボンディングの際に、機械
的衝撃による絶縁破壊の危険が大きくなるという別の重
要な問題が生じる。ポンディングパッド電極下の絶縁破
壊はＩＣ機能の誤動作、電源間リーク増大等の現象を引
き起こす。
第２図はポンディングパッド電極下のシリコン酸化膜厚
に対するＩＣ組立後の電気的特性不良率の関係を示した
ものである。同図から前記シリコン酸化膜厚を減少させ
るに従い、前記特性不良率は大きく増加していることが
わかる。一方、前記特性不良率を低減するには、シリコ
ン酸化膜厚を７５００Ｘ以上にする必要があシ、前記膜
厚を得るには、例えば１０００℃の高温酸化炉で、３時
間３０分根度かかシ、通常の熱拡散炉でデポジット（ｄ
ｅｐｏｓｉｔ ） ｌ、たリン（Ｐ：ｎ＋不純物）はド
ライブｙ （ｄｒｉｖｅ −ｉｎ ）され、拡散層深さ
が約２５μｍとなシ、各半導体素子の面積が大きなもの
になってしまう。
に対するＩＣ組立後の電気的特性不良率の関係を示した
ものである。同図から前記シリコン酸化膜厚を減少させ
るに従い、前記特性不良率は大きく増加していることが
わかる。一方、前記特性不良率を低減するには、シリコ
ン酸化膜厚を７５００Ｘ以上にする必要があシ、前記膜
厚を得るには、例えば１０００℃の高温酸化炉で、３時
間３０分根度かかシ、通常の熱拡散炉でデポジット（ｄ
ｅｐｏｓｉｔ ） ｌ、たリン（Ｐ：ｎ＋不純物）はド
ライブｙ （ｄｒｉｖｅ −ｉｎ ）され、拡散層深さ
が約２５μｍとなシ、各半導体素子の面積が大きなもの
になってしまう。
上記欠点を緩和する一つの方法として第３図に示すよう
にボンディング電極下のシリコン基板領域５′にあらか
じめり／を熱拡散しておき、増速酸化することで、ポン
ディングパッド電極下のシリコン酸化膜４が、ＩＣ内部
アクティブ領域のフィールド酸化膜２よシも少し厚くす
る方法も考えられた。しかしながら、低濃度シリコ／基
板上の酸化膜厚とリン拡散領域上の酸化膜厚の差は例え
ば１０００℃高温酸化３時間でだかだか１００ＯＡ程度
であるため、それ＃１ど顕著な効果は期待できない。
にボンディング電極下のシリコン基板領域５′にあらか
じめり／を熱拡散しておき、増速酸化することで、ポン
ディングパッド電極下のシリコン酸化膜４が、ＩＣ内部
アクティブ領域のフィールド酸化膜２よシも少し厚くす
る方法も考えられた。しかしながら、低濃度シリコ／基
板上の酸化膜厚とリン拡散領域上の酸化膜厚の差は例え
ば１０００℃高温酸化３時間でだかだか１００ＯＡ程度
であるため、それ＃１ど顕著な効果は期待できない。
本発明は、上記欠点に鑑みなされたもので、高集積化の
ためファイバターン形成に好都合で、かつポンディング
パッド電極への金属ワイヤーポンディングに際し、機械
的衝撃による絶縁破壊に強い構造を有する半導体集積回
路装置を提供するにある。
ためファイバターン形成に好都合で、かつポンディング
パッド電極への金属ワイヤーポンディングに際し、機械
的衝撃による絶縁破壊に強い構造を有する半導体集積回
路装置を提供するにある。
本発明の構成は、−導電型のシリコン基板上に形成され
た半導体素子を含む内部領域及び前記基板外部への引出
し電極であるポンディングパッド領域を有する半導体集
積回路装置において、前記ポンディングパッド電極下及
びその周辺の絶縁膜の膜厚が、前記内部領域における素
子分離用フィールド絶縁膜の膜厚より厚く、かつ前記ポ
ンディングパッド電極下及びその周辺の絶縁膜の膜厚が
７５００Ｘ以上で有ることを特徴とする半導体集積回路
装置にある。
た半導体素子を含む内部領域及び前記基板外部への引出
し電極であるポンディングパッド領域を有する半導体集
積回路装置において、前記ポンディングパッド電極下及
びその周辺の絶縁膜の膜厚が、前記内部領域における素
子分離用フィールド絶縁膜の膜厚より厚く、かつ前記ポ
ンディングパッド電極下及びその周辺の絶縁膜の膜厚が
７５００Ｘ以上で有ることを特徴とする半導体集積回路
装置にある。
以下本発明を実施例を参照しながら説明する。
第４図（５）〜（Ｄ−１）は本発明の一実施例の半導体
集積回路装置の製造工程の要部断面図であシ、第４図（
Ｄ−２）は第４図（Ｄ−１）の平面図である。第４図（
Ａ）においてＰ形シリコン基板１上に５００Ａ程度のシ
リコン酸化膜７を形成し、さらに１０００１程度のシリ
コン窒化膜８を低圧気相成長法（ＬＰＣＶＤと略称する
。）等によシ形成する。
集積回路装置の製造工程の要部断面図であシ、第４図（
Ｄ−２）は第４図（Ｄ−１）の平面図である。第４図（
Ａ）においてＰ形シリコン基板１上に５００Ａ程度のシ
リコン酸化膜７を形成し、さらに１０００１程度のシリ
コン窒化膜８を低圧気相成長法（ＬＰＣＶＤと略称する
。）等によシ形成する。
次に第４図（Ｉ３）に示すようにボンディングパッド領
域周辺９およびスクライプ線領域１０のみをホトリゾグ
ラフィ技術により、バター二／グし、それぞれシリコン
窒化膜８およびシリコン酸化膜７を除去する。さらに第
４図（Ｑにおいて、残されたシリコン窒化膜８およびシ
リコン酸化膜７をマスクとして、ボンディングパッド領
域周辺９およびスクライプ線領域１０の露出されたシリ
コン基板１を反応性イオンエツチング法等を利用して４
０００Ａ程度エツチングしてＵ溝１１を形成する。
域周辺９およびスクライプ線領域１０のみをホトリゾグ
ラフィ技術により、バター二／グし、それぞれシリコン
窒化膜８およびシリコン酸化膜７を除去する。さらに第
４図（Ｑにおいて、残されたシリコン窒化膜８およびシ
リコン酸化膜７をマスクとして、ボンディングパッド領
域周辺９およびスクライプ線領域１０の露出されたシリ
コン基板１を反応性イオンエツチング法等を利用して４
０００Ａ程度エツチングしてＵ溝１１を形成する。
次に第４図（Ｃ）の状態から、Ｕ溝１１を絶縁膜で埋め
るため、シリコン窒化膜８をマスクに、高温酸化炉で熱
酸化し、Ｕ溝１１の酸化膜表面が前記シリコン酸化膜７
表面に達する程度（約１μｍ）のシリコン酸化膜１２を
得る。次にシリコン窒化膜８を除去することで、第４図
（Ｄ−１）に示されているような表面状態が平担でかつ
ボ／ディングパッド領域周辺９およびスクライブ線領域
１０のみが絶縁膜１２で埋め込まれた構造のものが形成
される。
るため、シリコン窒化膜８をマスクに、高温酸化炉で熱
酸化し、Ｕ溝１１の酸化膜表面が前記シリコン酸化膜７
表面に達する程度（約１μｍ）のシリコン酸化膜１２を
得る。次にシリコン窒化膜８を除去することで、第４図
（Ｄ−１）に示されているような表面状態が平担でかつ
ボ／ディングパッド領域周辺９およびスクライブ線領域
１０のみが絶縁膜１２で埋め込まれた構造のものが形成
される。
第４図（Ｄ−１）の構造を得るには前記製造方法のほか
に幾通りか考えられるが、本発明においては特に言及し
ないことにする。
に幾通りか考えられるが、本発明においては特に言及し
ないことにする。
第４図（Ｄ−１）の構造を得た後、さらに通常のＭＯＳ
プロセスを用いて第５図に示されるよりなＮチャンネル
ＭＯ８ＩＣの構造断面図を得る。
プロセスを用いて第５図に示されるよりなＮチャンネル
ＭＯ８ＩＣの構造断面図を得る。
第４図（Ｄ−１）からのＭＯＳプロセスはできるだけ拡
散層５の深さを浅くして、ＩＣの集積度を高めたプロセ
スにすることは言うまでもない。
散層５の深さを浅くして、ＩＣの集積度を高めたプロセ
スにすることは言うまでもない。
こうして得られたフィールド酸化膜２の膜厚を４０００
Ａ程度と考えるならば、ボ／ゲインクパッド電極領域（
Ｃ）周辺の下の絶縁膜４は１μｍ以上になりＩＣ組立後
の電気的特性不良率は０．１％以下になることが第２図
から容易に推測される。
Ａ程度と考えるならば、ボ／ゲインクパッド電極領域（
Ｃ）周辺の下の絶縁膜４は１μｍ以上になりＩＣ組立後
の電気的特性不良率は０．１％以下になることが第２図
から容易に推測される。
以上本発明の一実施例によれは半導体集積回路装置の構
造において、ファインパターン形成のためＩＣ内部アク
ティブ領域における素子分離用の絶縁膜は、できるかぎ
り薄くしながらも、ポンディングパッド電極下及びその
周辺の絶縁膜たけは、膜厚を厚くする構造としであるた
め、金属ワイヤボンディング等の機械的衝撃による絶縁
破壊につよい構造とな、ＯＩＣ組立後の電気的特性不良
率を大幅に減少させ、かつＩＣの集積度を増加させるこ
とが可能となる。
造において、ファインパターン形成のためＩＣ内部アク
ティブ領域における素子分離用の絶縁膜は、できるかぎ
り薄くしながらも、ポンディングパッド電極下及びその
周辺の絶縁膜たけは、膜厚を厚くする構造としであるた
め、金属ワイヤボンディング等の機械的衝撃による絶縁
破壊につよい構造とな、ＯＩＣ組立後の電気的特性不良
率を大幅に減少させ、かつＩＣの集積度を増加させるこ
とが可能となる。
なお、前記本発明の一実施例はＭＯＳ ＩＣにつ、
いて述べたが半導体集積回路装置は特にＭＯＳ ＩＣに
限らず、他のすべてのＩＣ，）ランジスタに適用し得る
ことはもちろんである。
いて述べたが半導体集積回路装置は特にＭＯＳ ＩＣに
限らず、他のすべてのＩＣ，）ランジスタに適用し得る
ことはもちろんである。
以上説明したとおシ、本発明によれば、金属ワイヤポン
ディング等のＩＣ組立時の機械的衝撃による絶縁破壊に
つよく、従って組立後の電気的特性不良率を大幅に減少
させ、かつ集積度を増加させることが可能な半導体集積
回路装置が得られる。
ディング等のＩＣ組立時の機械的衝撃による絶縁破壊に
つよく、従って組立後の電気的特性不良率を大幅に減少
させ、かつ集積度を増加させることが可能な半導体集積
回路装置が得られる。
第１図は従来のアルミゲートＮチャンネルＭＯ８ＩＣの
構造断面図、第２図はボンティングパッド電極下のシリ
コン酸化膜厚に対するＩＣ組立後の電気的特性不良率の
関係図、第３図は従来の一部改良されたアルミゲートＮ
チャンネルＭＯ８ＩＣの構造断面図、第４図（５）〜（
Ｄ−１）は本発明の一実施例を説明するだめの製造工程
断面図。第４図（Ｄ−２）は第４図（Ｄ−１）の様子を
シリコン基板表面上から見たノ（ター／平面図、第５図
は本発明の一実施例のアルミゲートＮチャ／ネルＭＯ８
ＩＣの最終構造断面図である。 １・・・・・・Ｐ形シリコン基板、ｌ’ｌ°°・・・・
フィールドシリコン酸化膜、３・・・・・・ポンプイン
グツくツド電極、５．５′・・・・・・Ｎ十拡散層、６
・・・・・・Ｐ＋拡散層、７・・・・・・シリコン酸化
膜、訃・・・・・シリコ／窒化膜、９・・・・・・ポン
ティングパッド領域、１０・・・・・・スクライブ線領
域、１１・・・・・・Ｕ溝領域、１２・・・・・・Ｕ溝
を埋めた絶縁膜、１３・・・・・・金属電極、１４・・
・・・・絶縁保玲膜、（ａ）・・・・・・アルミゲート
ＮチャンネルＭＯＳトランジスタ領域、（ｂ）・・・・
・・Ｐ−Ｎ＋ダイオード領域、（Ｃ）・・・・・・ポン
ディングパッド電極領域、（ｄ）・・・・・・スクライ
ブ線領域。 箔５図 翁Ｚ回 θ ｔｅｌｌ）
／／ｌ）ρホパンテ；シグハｉノドＴ−ｔｎｔｍ化
剛わ！ｒス〕−手続補正書（方式） １、事件の表示 昭和５７年特 許 願第１６９０
１１号２、発明の名称 半導体集積回路装置３、補正
をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 〒１０８ 東京都イ巷区芝Ｉｉｌ’１．Ｉ３７番８５
′１ＩＩ）ｉ三１１１ヒル／− ′・Ｗ 又、、１ ） ６、補正の対象 明細書の「発明の詳細な説明」、「図面の簡単な説明」
の欄および図面（第４図）。 ７、 補正の内容 １）明細書箱５頁１７行目に［第４図（５）〜ＣＤ−１
］とあるを「第４図（八〜ａ））」と補正する。 ２）同頁１９行目に「第４図（Ｄ−２は第４図（Ｄ−１
辺」とあるを「第４図（Ｅ）は第４図 （Ｄ）の」と補
正する。 ３）第６頁１９行目に［第４図（Ｄ−１）Ｊとあるを「
第４図（２）」と補正する。 ４）第７頁４行目、７行目および１０行目にそれぞれ「
第４図（１）−１）Ｊとあるをそれぞれ「第４図１））
Ｊと補正する。 ５）第９頁４行目に「第４図四〜（１）−１）は」とあ
るを「第４図（５）〜の）は」と補正する。 ６）同頁５〜６行目に［第４図（Ｌ）−２）は第４図（
１）−１）Ｊとあるを「第４図（Ｊう）Ｉｄ第４図０〕
）」と補正する。 ７）図面の第４図を添付のとおり補正する。 ＼−，／
構造断面図、第２図はボンティングパッド電極下のシリ
コン酸化膜厚に対するＩＣ組立後の電気的特性不良率の
関係図、第３図は従来の一部改良されたアルミゲートＮ
チャンネルＭＯ８ＩＣの構造断面図、第４図（５）〜（
Ｄ−１）は本発明の一実施例を説明するだめの製造工程
断面図。第４図（Ｄ−２）は第４図（Ｄ−１）の様子を
シリコン基板表面上から見たノ（ター／平面図、第５図
は本発明の一実施例のアルミゲートＮチャ／ネルＭＯ８
ＩＣの最終構造断面図である。 １・・・・・・Ｐ形シリコン基板、ｌ’ｌ°°・・・・
フィールドシリコン酸化膜、３・・・・・・ポンプイン
グツくツド電極、５．５′・・・・・・Ｎ十拡散層、６
・・・・・・Ｐ＋拡散層、７・・・・・・シリコン酸化
膜、訃・・・・・シリコ／窒化膜、９・・・・・・ポン
ティングパッド領域、１０・・・・・・スクライブ線領
域、１１・・・・・・Ｕ溝領域、１２・・・・・・Ｕ溝
を埋めた絶縁膜、１３・・・・・・金属電極、１４・・
・・・・絶縁保玲膜、（ａ）・・・・・・アルミゲート
ＮチャンネルＭＯＳトランジスタ領域、（ｂ）・・・・
・・Ｐ−Ｎ＋ダイオード領域、（Ｃ）・・・・・・ポン
ディングパッド電極領域、（ｄ）・・・・・・スクライ
ブ線領域。 箔５図 翁Ｚ回 θ ｔｅｌｌ）
／／ｌ）ρホパンテ；シグハｉノドＴ−ｔｎｔｍ化
剛わ！ｒス〕−手続補正書（方式） １、事件の表示 昭和５７年特 許 願第１６９０
１１号２、発明の名称 半導体集積回路装置３、補正
をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 〒１０８ 東京都イ巷区芝Ｉｉｌ’１．Ｉ３７番８５
′１ＩＩ）ｉ三１１１ヒル／− ′・Ｗ 又、、１ ） ６、補正の対象 明細書の「発明の詳細な説明」、「図面の簡単な説明」
の欄および図面（第４図）。 ７、 補正の内容 １）明細書箱５頁１７行目に［第４図（５）〜ＣＤ−１
］とあるを「第４図（八〜ａ））」と補正する。 ２）同頁１９行目に「第４図（Ｄ−２は第４図（Ｄ−１
辺」とあるを「第４図（Ｅ）は第４図 （Ｄ）の」と補
正する。 ３）第６頁１９行目に［第４図（Ｄ−１）Ｊとあるを「
第４図（２）」と補正する。 ４）第７頁４行目、７行目および１０行目にそれぞれ「
第４図（１）−１）Ｊとあるをそれぞれ「第４図１））
Ｊと補正する。 ５）第９頁４行目に「第４図四〜（１）−１）は」とあ
るを「第４図（５）〜の）は」と補正する。 ６）同頁５〜６行目に［第４図（Ｌ）−２）は第４図（
１）−１）Ｊとあるを「第４図（Ｊう）Ｉｄ第４図０〕
）」と補正する。 ７）図面の第４図を添付のとおり補正する。 ＼−，／
Claims (1)
- 一導電型のシリコン基板上に形成された半導体素子を含
む内部領域及び前記基板外部への引き出し電極であるボ
ンディングパッド領域を有する半導体集積回路装置にお
いて、前記ポンディフグパッド電極下及びその周辺の絶
縁膜の膜厚が、前記内部領域における素子分離用フィー
ルド絶縁膜の膜厚よシ厚く、かつ前記ポンディングパッ
ド電極下及びその周辺の絶縁膜の膜厚が７５００Ａ以上
で有ることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57169011A JPS5958832A (ja) | 1982-09-28 | 1982-09-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57169011A JPS5958832A (ja) | 1982-09-28 | 1982-09-28 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5958832A true JPS5958832A (ja) | 1984-04-04 |
Family
ID=15878673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57169011A Pending JPS5958832A (ja) | 1982-09-28 | 1982-09-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5958832A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6677623B2 (en) | 1996-05-28 | 2004-01-13 | Kabushiki Kaisha Toshiba | Bed structure underlying electrode pad of semiconductor device and method for manufacturing same |
| JP2007131236A (ja) * | 2005-11-11 | 2007-05-31 | Delta Kogyo Co Ltd | 自動変速機の操作入力装置 |
| US9902264B2 (en) | 2014-03-26 | 2018-02-27 | Kabushiki Kaisha Tokai Rika Denki Seisakusho | Lever device |
-
1982
- 1982-09-28 JP JP57169011A patent/JPS5958832A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6677623B2 (en) | 1996-05-28 | 2004-01-13 | Kabushiki Kaisha Toshiba | Bed structure underlying electrode pad of semiconductor device and method for manufacturing same |
| JP2007131236A (ja) * | 2005-11-11 | 2007-05-31 | Delta Kogyo Co Ltd | 自動変速機の操作入力装置 |
| US9902264B2 (en) | 2014-03-26 | 2018-02-27 | Kabushiki Kaisha Tokai Rika Denki Seisakusho | Lever device |
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