JPS5958468A - 表示装置 - Google Patents
表示装置Info
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- JPS5958468A JPS5958468A JP17178282A JP17178282A JPS5958468A JP S5958468 A JPS5958468 A JP S5958468A JP 17178282 A JP17178282 A JP 17178282A JP 17178282 A JP17178282 A JP 17178282A JP S5958468 A JPS5958468 A JP S5958468A
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- JP
- Japan
- Prior art keywords
- electrode
- display device
- display
- drive circuit
- effect transistor
- Prior art date
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- Pending
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は表示装置に係り、特に駆動回路が画素ごとに設
りられ、各画素対応の駆動回路とエレクトロルミネセン
ス(E L)素子を一体構成とした表示装置の構造に関
する。
りられ、各画素対応の駆動回路とエレクトロルミネセン
ス(E L)素子を一体構成とした表示装置の構造に関
する。
tb) 従来技術と問題点
従来上記のような駆動回路一体構成のEL表示装置にお
ける表示電極(EL素子の基板側電極)は、駆動回路内
の電界効果トランジスタの引出し配線材料のアルミニウ
ム(Aβ)を用いて形成されていた。このAβば350
(”C)以上の温度に加熱されると、表面にヒロックと
呼ばれる突起を生しる。この突起の高さは1 〔μm〕
あるいはそれ以上に達する。一方EL素子は表示電極と
透明電極とが層間絶縁層及びEL発光層を挟んで対向し
ているが、その間隔は数1000 C人〕に過ぎない。
ける表示電極(EL素子の基板側電極)は、駆動回路内
の電界効果トランジスタの引出し配線材料のアルミニウ
ム(Aβ)を用いて形成されていた。このAβば350
(”C)以上の温度に加熱されると、表面にヒロックと
呼ばれる突起を生しる。この突起の高さは1 〔μm〕
あるいはそれ以上に達する。一方EL素子は表示電極と
透明電極とが層間絶縁層及びEL発光層を挟んで対向し
ているが、その間隔は数1000 C人〕に過ぎない。
従って上記ヒロックはEL素子の破壊を引き起す原因と
なるので、これの発生を極力防止せねばならない。しか
し表示電極形成後に、眉間絶縁層やEL発光層の形成に
際し、400(”c)以上の加熱処理が必要であるため
、表示電極をAj2を用いて形成する限り上述のヒロッ
クの発生を避けられず、表示装置の信頼性及び製造歩留
りが低下する。
なるので、これの発生を極力防止せねばならない。しか
し表示電極形成後に、眉間絶縁層やEL発光層の形成に
際し、400(”c)以上の加熱処理が必要であるため
、表示電極をAj2を用いて形成する限り上述のヒロッ
クの発生を避けられず、表示装置の信頼性及び製造歩留
りが低下する。
(C) 発明の目的
本発明の目的は上記問題点を解消して、ヒロソりの発生
する恐れのない改良された表示装置の構造を提供するこ
とにある。
する恐れのない改良された表示装置の構造を提供するこ
とにある。
(dl 発明の構成
本発明の特徴は、半導体回路基板上に、発光層を挟んで
対向する一対の電極を有する複数個のEI、素子と、ゲ
ート電極が高融点材料により形成された電界効果トラン
ジスタを構成要素として少なくとも1 +1lil具備
し且つ前記EL素子のそれぞれに対応して配設された駆
動回路とが設けられてなる構成において、前記EL素子
の一方の電極が、前記電界効果トランジスタのゲート電
極と同一材料よりなり、且つ前記半導体回路基板上に絶
縁膜を介して形成されたごとにある。
対向する一対の電極を有する複数個のEI、素子と、ゲ
ート電極が高融点材料により形成された電界効果トラン
ジスタを構成要素として少なくとも1 +1lil具備
し且つ前記EL素子のそれぞれに対応して配設された駆
動回路とが設けられてなる構成において、前記EL素子
の一方の電極が、前記電界効果トランジスタのゲート電
極と同一材料よりなり、且つ前記半導体回路基板上に絶
縁膜を介して形成されたごとにある。
tel 発明の実施例
以下本発明の一実施例を図面を参照しながら説明する。
第1図は本発明に係る表示装置の一実施例の要部を示す
断面図である。同図においζ、■はシリコン(Si)基
板、2はSi基板1に加熱酸化処理を施して形成した二
酸化シリコン(5i02)膜である。また3はIE +
−素子の表示電極、4は前述の電界効果トランジスタ(
MOS FET)と共に駆動回路の構成要素であるス
トレージキャパシタの電極、6はMOS FETのゲー
ト電極で、これらは何れも多結晶シリコン、モリブデン
等の高融点材料を用いて形成される。更に6.6’ 、
G”は何れもMOS FETのAβよりなる引出し電
極で、それぞれゲート引出し配線、ソース電極。
断面図である。同図においζ、■はシリコン(Si)基
板、2はSi基板1に加熱酸化処理を施して形成した二
酸化シリコン(5i02)膜である。また3はIE +
−素子の表示電極、4は前述の電界効果トランジスタ(
MOS FET)と共に駆動回路の構成要素であるス
トレージキャパシタの電極、6はMOS FETのゲー
ト電極で、これらは何れも多結晶シリコン、モリブデン
等の高融点材料を用いて形成される。更に6.6’ 、
G”は何れもMOS FETのAβよりなる引出し電
極で、それぞれゲート引出し配線、ソース電極。
ドレイン電極、7はシールド用のΔβ電極、8は層間絶
縁及び発光領域制限を目的として蒸着法等により形成さ
れた絶縁膜、9ばE L発光層である。
縁及び発光領域制限を目的として蒸着法等により形成さ
れた絶縁膜、9ばE L発光層である。
なお、EL発光R9は実際にはEL薄膜の両側を絶縁膜
で挟んだ多層膜構造として与えられ、表面には図示しな
い透明共通電極が形成されたものとなる。またELはE
L素子、Cばキャパシタ、 TrはMOS FET
を示す。
で挟んだ多層膜構造として与えられ、表面には図示しな
い透明共通電極が形成されたものとなる。またELはE
L素子、Cばキャパシタ、 TrはMOS FET
を示す。
本実施例では表示電極3.キャパシタの電極4及びゲー
ト電極5の材料を、同一の高融点材料例えば多結晶シリ
コンとしたことにより、これら3者を同一工程において
同時に形成することができる。従って表示装置の製造工
程が大幅に簡単化される。しかも前述した如き絶縁膜8
やEL発光層9の形成工程における450(”C)程度
の加熱処理温度でヒロックが形成されることもないので
、表示装置の信頼性及び製造歩留りが向上する。
ト電極5の材料を、同一の高融点材料例えば多結晶シリ
コンとしたことにより、これら3者を同一工程において
同時に形成することができる。従って表示装置の製造工
程が大幅に簡単化される。しかも前述した如き絶縁膜8
やEL発光層9の形成工程における450(”C)程度
の加熱処理温度でヒロックが形成されることもないので
、表示装置の信頼性及び製造歩留りが向上する。
なお上記第1図は表示装置の1画素の骨部、即ぢ1個の
EL素子とこれに対応する駆動回路の一9iを示す要部
断面図であって、第2図に上記1画素全体の回路構成を
示す。
EL素子とこれに対応する駆動回路の一9iを示す要部
断面図であって、第2図に上記1画素全体の回路構成を
示す。
同図において、ELはEL素子、Tr) 、 Tr2は
それぞれアドレス選択用及び発光駆動用のMOSFET
で、前記第1図ではこのうち1個のみを示しである。C
sはストレージキャパシタ、ZDばツェナーダイオード
である。実際の表示装置にはこのような画素が多数マト
リクス状に配列されていると考えて良い。
それぞれアドレス選択用及び発光駆動用のMOSFET
で、前記第1図ではこのうち1個のみを示しである。C
sはストレージキャパシタ、ZDばツェナーダイオード
である。実際の表示装置にはこのような画素が多数マト
リクス状に配列されていると考えて良い。
また上記一実施例においてはEL素子と各画素対応の駆
動回路とを半導体基板上に一体構成した例を掲げて説明
したが、本発明はこれに限定されるものではなく、絶縁
基板上に設けられた半導体薄膜に」二記一体構成を形成
した。1’ F T構造やSO8構造であっても良い。
動回路とを半導体基板上に一体構成した例を掲げて説明
したが、本発明はこれに限定されるものではなく、絶縁
基板上に設けられた半導体薄膜に」二記一体構成を形成
した。1’ F T構造やSO8構造であっても良い。
(fl 発明の詳細
な説明した如く本発明によれば、EL素子の表示電極に
ヒロックが生じることがなく、また表示電極形成のため
の特別な工程が不要なため、製造工程が簡単化される。
ヒロックが生じることがなく、また表示電極形成のため
の特別な工程が不要なため、製造工程が簡単化される。
従って表示装置の借り11度及び製造歩留りが向上する
。
。
第1図は本発明の一実施例を示す要部断面図、第2図は
」二記−実施例の回路構成図である。 図において、■は半導体基板、2は絶縁膜、3はEL素
子の表示電極、5は駆動回路を構成するMOS FE
Tのゲート電極、ELはEL素子、Tr。
」二記−実施例の回路構成図である。 図において、■は半導体基板、2は絶縁膜、3はEL素
子の表示電極、5は駆動回路を構成するMOS FE
Tのゲート電極、ELはEL素子、Tr。
Claims (1)
- 半導体回路基板上に、発光層を挟んで対向する一対の電
極を有する複数個のEL素子と、ゲート電極が高融点材
料により形成された電界効果トランジスタを構成要素と
して少なくとも1個具備し且つ前記EL素子のそれぞれ
に対応して配設された駆動回路とが設けられてなる構成
において、前記EL素子の一方の電極が、前記電界効果
トランジスタのゲート電極と同一材料よりなり、且つ前
記半導体回路基板上に絶縁膜を介して形成された薄膜で
あることを特徴とする表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17178282A JPS5958468A (ja) | 1982-09-29 | 1982-09-29 | 表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17178282A JPS5958468A (ja) | 1982-09-29 | 1982-09-29 | 表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5958468A true JPS5958468A (ja) | 1984-04-04 |
Family
ID=15929578
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17178282A Pending JPS5958468A (ja) | 1982-09-29 | 1982-09-29 | 表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5958468A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004171007A (ja) * | 1997-08-21 | 2004-06-17 | Seiko Epson Corp | アクティブマトリクス基板、及び表示装置 |
JP2004177972A (ja) * | 1997-08-21 | 2004-06-24 | Seiko Epson Corp | アクティブマトリクス基板、及び表示装置 |
JP2004356108A (ja) * | 1997-08-21 | 2004-12-16 | Seiko Epson Corp | 有機エレクトロルミネッセンス装置 |
US6885148B2 (en) | 1997-08-21 | 2005-04-26 | Seiko Epson Corporation | Active matrix display device |
US7460094B2 (en) | 1997-07-02 | 2008-12-02 | Seiko Epson Corporation | Display apparatus |
-
1982
- 1982-09-29 JP JP17178282A patent/JPS5958468A/ja active Pending
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7460094B2 (en) | 1997-07-02 | 2008-12-02 | Seiko Epson Corporation | Display apparatus |
US8310475B2 (en) | 1997-07-02 | 2012-11-13 | Seiko Epson Corporation | Display apparatus |
US8310476B2 (en) | 1997-07-02 | 2012-11-13 | Seiko Epson Corporation | Display apparatus |
US8334858B2 (en) | 1997-07-02 | 2012-12-18 | Seiko Epson Corporation | Display apparatus |
US8803773B2 (en) | 1997-07-02 | 2014-08-12 | Intellectual Keystone Technology Llc | Display apparatus |
JP2004171007A (ja) * | 1997-08-21 | 2004-06-17 | Seiko Epson Corp | アクティブマトリクス基板、及び表示装置 |
JP2004177972A (ja) * | 1997-08-21 | 2004-06-24 | Seiko Epson Corp | アクティブマトリクス基板、及び表示装置 |
JP2004356108A (ja) * | 1997-08-21 | 2004-12-16 | Seiko Epson Corp | 有機エレクトロルミネッセンス装置 |
US6885148B2 (en) | 1997-08-21 | 2005-04-26 | Seiko Epson Corporation | Active matrix display device |
US7364939B2 (en) | 1997-08-21 | 2008-04-29 | Seiko Epson Corporation | Active matrix display device |
US8159124B2 (en) | 1997-08-21 | 2012-04-17 | Seiko Epson Corporation | Active matrix display device |
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