JPS595640A - 半導体装置 - Google Patents

半導体装置

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JPS595640A
JPS595640A JP57115115A JP11511582A JPS595640A JP S595640 A JPS595640 A JP S595640A JP 57115115 A JP57115115 A JP 57115115A JP 11511582 A JP11511582 A JP 11511582A JP S595640 A JPS595640 A JP S595640A
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conductive layer
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semiconductor device
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Katsuhiko Suyama
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Fujitsu Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明は半導体装置に関する。詳しくは、高速入力信号
に対し多重反射現象の釦生が防止されている半導体装置
に関する。
（２）技術の背景 交流回路特に高周波回路においてインピーダンス整合が
必要であることは周知である。半導体装置を使用してな
す高周波回路においてもインピーダンス整合は必要であ
るが、半導体装置に含まれるそれぞれの能動素子、受動
素子は極めて微細であるから、半導体装置にインピーダ
ンス整合を施すことは必ずしも容易ではない。特に、ヒ
化ガリウム（ＧａＡｓ）等の化合物半導体を使用した電
界効果トランジスタによって構成された超高速論理集積
回路等において、多重反射にもとづく誤動作を防止する
ため、インピーダンス整合の問題は重要である。
（３）従来技術と問題点 半導体装置におけるインピーダンス整合は、従来、第１
図に示す如き構成をもってなされていた。
すなわち、接地された固定抵抗Ｒを入力端子と並列に接
続するものである。図において、１は半導体チップであ
り、２は絶縁体から構成される半導体装置パッケージの
基体である。また３は導電層パターンであり、４は外部
接続端子であり、５はボンディングワイヤである。また
６はプリント基板７上に形成された高速信号入力ブスで
あり、８はインピーダンス整合用終端抵抗、９は前記プ
リント基板７上に形成された接地用導電層Ａターンであ
る。前記半導体装置並フびに終端抵抗８は該プリント基
板７上に載置され、終端抵抗８はボンディングワイヤ１
０．１０’によって信号入力ブス６及び接地用導電層パ
ターン９に接続される。すなわち、入力ブス６と外部接
続端子４との接続点に終端抵抗８が接続されている。こ
のような従来技術における構成によっては、人カブスフ
と外部接続端子４との接続点より入力側の区間における
人力信号パルスの反射は防止しうるが、この接続点より
出力側、つまり、パッケージ２内に設けられている導電
層パターン２やボンディングワイヤ５等における入力信
号パルスの反射は防止することができない。特に、パッ
ケージ２がセラミックパッケージである場合は、導電層
パターン３における信号伝播速度が遅くなり、入力信号
パルスのパルス周波数が高いときは多重反射を惹起しや
すい。換言すれば、もし、パッケージ基体２を構成する
セラミック材がアルミナ（Ａ１２０３）であると、アル
ミナ（Ａ１２０３）の比誘電率（ε）は９．６であり、
信号伝播速度はＦに比例するから、導電パターン倍の時
間を要することになる。そのため、導電層パターン３の
電気長は実長の約３倍に延長される結果となる。例えば
、導電層パターン３の実際の長さが約１　　（＋ｎ　＋
ｎ　）であると仮定すると電気長は３〔１旧ｎ〕となり
、信号がこの導電層パターン３を通過する時間は約１０
（ｐｓ）となり、２０（ｐｓ）程度の時間間隔をもって
信号パルスは反射し、多重反射現象を呈することになる
。
この多重反射の問題は、スイッチング速度が比較的遅い
場合はそれ程重大な問題とはならないが、例えばヒ化ガ
リウム（Ｇａ　Ａｓ）等の化合物半導体を使用した電界
効果トランジスタによって構成された超高速論理集積回
路等スイッチング時間が１００ｒｐｓｌ程度であるもの
に対しては十分誤動作の原因となり、重大な欠点となる
。
（４）会も明の目的 本発明の目的は、Ｃの欠点を解消することにあり、数Ｇ
Ｈ２以上の高速入力信号に対し多重反射現象の光生が防
止されている半導体装置を提供することにある。
（５）発明の構成 本発明によれば、絶縁基板と該絶縁基板上に載置された
半導体素子と、該半導体素子周囲の絶縁基板上１こ配設
された複数の導電層とを備え、前記半導体素子の入力端
子に接続される第１の導電層が、終端抵抗に接続される
第２の導電層に電気的に接続されてなることを特徴とす
る半導体装置が提供される。
本発明は、上記の多重反射現象の釦主の原因が、終端抵
抗の接続される位置の選択が必ずしも適当でないことに
ある点に着目して、終端抵抗を第２図の等価回路に示す
位置に終端抵抗を移動することとしたものである。第２
図において、ｚｌは入力端のインピーダンスであり、Ａ
２は導電パターン３のインピーダンスであり、几は終端
抵抗７であり、９は高速入力信号の入力されるポンディ
ングパッドである。このような接続となすことにより一
点鎖線１０によって囲まれるパッケージ内において多重
反射は発生せず、人力パルス信号は終端抵抗７で吸収さ
れることになる。
（６）発明の実施例 以下、図面を参照しつつ、本発明の一実施例にかかる半
導体装置について説明し、本発明の構成と特有の効果と
を明らかにする。
第３図は本発明の一実施例に係る、セラミックパッケー
ジに素子が封入されてなる半導体装置において、高速人
力信号入力端子部とインピーダンス整合部とを示した図
である。図において、１．２．３．４．５．６．７．８
．９．１０．１０′は、第１図に示Ｖところと同様、そ
れぞれ、半導体チップ、半導体装置用セラミックパッケ
ージ基体、導電層パターン、外部接続端子、ボンディン
グワイヤ、高速信号入カブス、プリント配線板インピー
ダンス整合用終゛端抵抗、接地用導電層パターン、ボン
ディングワイヤである。導電層パターン３はパッケージ
２のセラミック基体の表面にモリブデン、マンガン（Ｍ
ｏ　−Ｍｎ　）をメタライズして形成すれており、その
一端にはコバール製外部接続端子４がろう付けされ、導
電層パターン３と外部接続端子４とは金メッキされてい
る。３と４とは、それぞれ、インピーダンス整合用の導
電層パターンと外部接続端子とであり、インピーダンス
整合用端子を構成し、その１端は終端抵抗７に接続され
、他端はボンディングワイヤ５′を介して半導体チップ
１の人力信号用ポンディングパッド１０に接続される。
以上の構成によって、第２図に示す等価回路が実現され
る。すなわち、高速信号人力はパッケージ内において多
重反射されることなく、終端抵抗７の中で吸収される。
なお、本発明の池の実施例によれば、第４図に示される
如く導電層パターン３．３′間をボンディングワイヤ５
　番こよって直接接続しても実用上さしつかえない。
又、本発明が論理回路のみならず、リニヤ回路にも適用
しうることはいうまでもない。
（７）発明の詳細 な説明せるとおり、本発明によれば、ＧＨ２以上の高速
人力１こ対し多重反射現象の発生が防止さ
【図面の簡単な説明】
第１図は従来技術における半導体装置のインピーダンス
整合部の模式的構造図である。第２１劇は発明の技術的
思想を説明するブロック図である。 第３図及び第４図は本鈍明の実施例に係る半導体装置の
インピーダンス整合部の構造を示す平面図である。 １・・・・・・半導体チップ、２・・・・・・半導体装
置パッケージ、３・・・・・・導電層パターン、４・・
・・・・外部接続端子、５・・・・・・ボンディングワ
イヤ、６・・・・・・信号入力ブス、７・・・・・・プ
リント配線板、８・・・・・・インピーダンス整合用接
地抵抗（終端抵抗）、９・・・・・・接地用導電層パタ
ーン、１０・・・・・・入力信号の入力されるポンディ
ングパッド、３′・・・・・・インピーダンス整合用導
電層パターン、４′・・・・・・インピーダンス整合用
外部接続端子、５′、５″・・・・・・インピーダンス
整合用ホンディングワイヤ、Ｚｌ・・・・・・入力端イ
ンピーダンス、ｚ２・・・・・・導電層パターンのイン
ピーダンス。 Ｌｒ′−Ａ・］

Claims (1)

    【特許請求の範囲】
  1. 絶縁基板と該絶縁基板上に載置された半導体素子と、該
    半導体素子周囲の絶縁基板上に配設された複数の導電層
    とを備え、前記半導体素子の入力端子に接続される第１
    の導電層が、終端抵抗に接続される第２の導電層に電気
    的に接続されてなることを特徴とする半導体装置。
JP57115115A 1982-07-01 1982-07-01 半導体装置 Granted JPS595640A (ja)

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JPS595640A true JPS595640A (ja) 1984-01-12
JPH0423827B2 JPH0423827B2 (ja) 1992-04-23

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JPH0423827B2 (ja) 1992-04-23

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