JPH071845Y2 - 集積回路パツケ−ジ - Google Patents
集積回路パツケ−ジInfo
- Publication number
- JPH071845Y2 JPH071845Y2 JP1985179320U JP17932085U JPH071845Y2 JP H071845 Y2 JPH071845 Y2 JP H071845Y2 JP 1985179320 U JP1985179320 U JP 1985179320U JP 17932085 U JP17932085 U JP 17932085U JP H071845 Y2 JPH071845 Y2 JP H071845Y2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- wiring
- package
- integrated circuit
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Lead Frames For Integrated Circuits (AREA)
Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は集積回路パッケージ、特に高速すなわち高周波
の信号を処理する集積回路チップを搭載した集積回路パ
ッケージに関する。
の信号を処理する集積回路チップを搭載した集積回路パ
ッケージに関する。
従来、回路集積度が高く、従って端子数が多い集積回路
チップを搭載するためのパッケージとして、フラットパ
ッケージあるいはチップキャリアパッケージなどが、広
く使われている。これらのパッケージでは、リードや電
極パッドなどの外部接続用の端子を所定のピッチで周辺
部に設けた基板内に、チップの端子電極を外部接続用端
子に導くための配線を形勢しておき、チップの各端子電
極を基板の配線にワイヤボンディング法あるいはワイヤ
レスボンディング法で接続してある。
チップを搭載するためのパッケージとして、フラットパ
ッケージあるいはチップキャリアパッケージなどが、広
く使われている。これらのパッケージでは、リードや電
極パッドなどの外部接続用の端子を所定のピッチで周辺
部に設けた基板内に、チップの端子電極を外部接続用端
子に導くための配線を形勢しておき、チップの各端子電
極を基板の配線にワイヤボンディング法あるいはワイヤ
レスボンディング法で接続してある。
上述した従来の集積回路パッケージを高速信号の処理に
使用した場合、パッケージの外部接続用端子とチップの
端子電極との間に介在する基板内配線の影響で高周波領
域の伝送特性が劣化し、信号の波形歪を生じるという問
題点がある。第５図を用いて説明すると、パッケージ１
に搭載されたチップ２上の入力端子へ、伝送路４に接続
される外部端子３を介して外部より信号を入力する場
合、伝送路の特性インピーダンスに等しい抵抗値を持つ
終端抵抗５を伝送路４の最も外部端子３に近い場所に設
置する。多数の外部端子を有し形状の大きい集積回路パ
ッケージの場合、パッケージ内配線６はパッケージ形状
に比例して長くなる。一方チップ２の入力端子よりチッ
プ内回路を見込んだインピーダンスは一般に終端抵抗Ｒ
に比べて高インピーダンスである為、終端抵抗５からチ
ップ２上の入力端子までの外部端子３、パッケージ内配
線パターン６、内部端子７、および内部端子７とチップ
２上の入力端子を接続する為のワイヤ８で形成される部
分が、伝送路４とは異なる特性インピーダンスを有し、
更に終端開放に近い状態で終端抵抗の後に設けられるこ
とになる。この為伝送路４に入力する信号は波形歪の生
じた状態でチップ２に与えられることになる。
使用した場合、パッケージの外部接続用端子とチップの
端子電極との間に介在する基板内配線の影響で高周波領
域の伝送特性が劣化し、信号の波形歪を生じるという問
題点がある。第５図を用いて説明すると、パッケージ１
に搭載されたチップ２上の入力端子へ、伝送路４に接続
される外部端子３を介して外部より信号を入力する場
合、伝送路の特性インピーダンスに等しい抵抗値を持つ
終端抵抗５を伝送路４の最も外部端子３に近い場所に設
置する。多数の外部端子を有し形状の大きい集積回路パ
ッケージの場合、パッケージ内配線６はパッケージ形状
に比例して長くなる。一方チップ２の入力端子よりチッ
プ内回路を見込んだインピーダンスは一般に終端抵抗Ｒ
に比べて高インピーダンスである為、終端抵抗５からチ
ップ２上の入力端子までの外部端子３、パッケージ内配
線パターン６、内部端子７、および内部端子７とチップ
２上の入力端子を接続する為のワイヤ８で形成される部
分が、伝送路４とは異なる特性インピーダンスを有し、
更に終端開放に近い状態で終端抵抗の後に設けられるこ
とになる。この為伝送路４に入力する信号は波形歪の生
じた状態でチップ２に与えられることになる。
本考案の目的は、上述の問題点を解決し高速信号を外部
接続用端子からチップ端子まで導くための配線でのイン
ピーダンス不整合に起因する波形歪が発生しないように
した集積回路パッケージを提供することにある。
接続用端子からチップ端子まで導くための配線でのイン
ピーダンス不整合に起因する波形歪が発生しないように
した集積回路パッケージを提供することにある。
本考案は、パッケージの外部接続用の外部端子と、パッ
ケージの基板上の所定箇所に搭載された集積回路チップ
上の入力端子へ接続する内部端子と、前記外部端子と前
記内部端子とを接続する配線パターンとを含む集積回路
パッケージにおいて、前記外部端子は信号入力用端子と
終端抵抗接続用端子を有し、前記信号入力用端子と前記
終端抵抗接続用端子とは、前記終端抵抗接続用端子の特
性インピーダンスとほぼ等しい特性インピーダンスをも
つ第１の配線パターンで接続され、該第１の配線パター
ンと前記内部端子とは前記特性インピーダンスよりも大
きい特性インピーダンスをもつ第２の配線パターンで接
続されたことを特徴とする集積回路パターンで接続てい
る。
ケージの基板上の所定箇所に搭載された集積回路チップ
上の入力端子へ接続する内部端子と、前記外部端子と前
記内部端子とを接続する配線パターンとを含む集積回路
パッケージにおいて、前記外部端子は信号入力用端子と
終端抵抗接続用端子を有し、前記信号入力用端子と前記
終端抵抗接続用端子とは、前記終端抵抗接続用端子の特
性インピーダンスとほぼ等しい特性インピーダンスをも
つ第１の配線パターンで接続され、該第１の配線パター
ンと前記内部端子とは前記特性インピーダンスよりも大
きい特性インピーダンスをもつ第２の配線パターンで接
続されたことを特徴とする集積回路パターンで接続てい
る。
次に、本考案について図面を参照して説明する。
第１図（ａ）および（ｂ）はそれぞれ本考案の一実施例
を示す斜視図および側面図である。パッケージ１の周辺
部に設けてある電極４は、外部接続用の電極パットであ
る。この電極パッドの代りに、外部接続用のリードを設
けても良い。パッケージ１の中央部に搭載した集積回路
のチップ２の端子電極は、チップ２の周囲に近接して設
けた接続用の電極７にワイヤ３で接続してある（一部の
み図示）。電極４および７の間は、積層基板内に配設し
た配線パターンで接続してある。なお、チップ２の接続
は、ワイヤボンディングの代りに、ワイヤレスボンディ
ングで行なっても良い。
を示す斜視図および側面図である。パッケージ１の周辺
部に設けてある電極４は、外部接続用の電極パットであ
る。この電極パッドの代りに、外部接続用のリードを設
けても良い。パッケージ１の中央部に搭載した集積回路
のチップ２の端子電極は、チップ２の周囲に近接して設
けた接続用の電極７にワイヤ３で接続してある（一部の
み図示）。電極４および７の間は、積層基板内に配設し
た配線パターンで接続してある。なお、チップ２の接続
は、ワイヤボンディングの代りに、ワイヤレスボンディ
ングで行なっても良い。
部分的に破断図示した箇所は、外部からの入力信号をチ
ップ２の回路素子の入力端子に導くための基板内配線の
部分を示す。
ップ２の回路素子の入力端子に導くための基板内配線の
部分を示す。
電極4aは入力信号を与えるための電極であり4bは外部の
終端抵抗Ｒを接続する為のものである。電極4a,4bは配
線5aにより相互に接続され更に配線5aは電極７に接続す
る配線5bに接続されている。電極７はワイヤ３によりチ
ップ２の回路素子の入力端子に接続されている。配線5a
および5bはそれぞれ、下方にセラミックから成る絶縁層
10を介在させ、接地用の導体膜６を設けてマイクロスト
リップを形成している。ここで配線5aの特性インピーダ
ンスは電極4bに接続される終端抵抗値に等しくし、配線
5bの特性インピーダンスは配線5aの特性インピーダンス
を無視できる程度に大きいとする。
終端抵抗Ｒを接続する為のものである。電極4a,4bは配
線5aにより相互に接続され更に配線5aは電極７に接続す
る配線5bに接続されている。電極７はワイヤ３によりチ
ップ２の回路素子の入力端子に接続されている。配線5a
および5bはそれぞれ、下方にセラミックから成る絶縁層
10を介在させ、接地用の導体膜６を設けてマイクロスト
リップを形成している。ここで配線5aの特性インピーダ
ンスは電極4bに接続される終端抵抗値に等しくし、配線
5bの特性インピーダンスは配線5aの特性インピーダンス
を無視できる程度に大きいとする。
パッケージ１をマザーボード（あるいはプリント配線
板）に実装して外部回路に接続する場合に、導体膜６に
接続してある電極４を接地接続し、終端用電極4bに終端
抵抗を接続する。
板）に実装して外部回路に接続する場合に、導体膜６に
接続してある電極４を接地接続し、終端用電極4bに終端
抵抗を接続する。
配線5aと5bの接点から集積回路チップ側を見込んだイン
ピーダンスは、配線5b、ワイヤ３、およびチップ内回路
が有する入力インピーダンスの総和であるが、前述の様
に配線5bの特性インピーダンスは配線5aの特性インピー
ダンスを無視できる程度に大きく、チップ内回路の入力
インピーダンスも一般に大きい為全体として配線5aの特
性インピーダンスを無視できる程度に大きくすることが
可能となる。このため電極4aから内部を見込んだ特性イ
ンピーダンスはほぼ配線5aの有する特性インピーダンス
に等しくなる。即ち電極4aから印加された入力信号は配
線5aを介して電極4bに接続される終端抵抗に供給される
が、配線5aと異なる特性インピーダンスを有する配線5b
による波形劣化はほとんど生じない。従って配線5bを介
してチップに供給される信号波形にも波形劣化は生じな
い。
ピーダンスは、配線5b、ワイヤ３、およびチップ内回路
が有する入力インピーダンスの総和であるが、前述の様
に配線5bの特性インピーダンスは配線5aの特性インピー
ダンスを無視できる程度に大きく、チップ内回路の入力
インピーダンスも一般に大きい為全体として配線5aの特
性インピーダンスを無視できる程度に大きくすることが
可能となる。このため電極4aから内部を見込んだ特性イ
ンピーダンスはほぼ配線5aの有する特性インピーダンス
に等しくなる。即ち電極4aから印加された入力信号は配
線5aを介して電極4bに接続される終端抵抗に供給される
が、配線5aと異なる特性インピーダンスを有する配線5b
による波形劣化はほとんど生じない。従って配線5bを介
してチップに供給される信号波形にも波形劣化は生じな
い。
電気的特性からは配線5bが無く、配線5aが直接電極７に
接続されることが望ましいがパッケージ形状を小形化
し、しかも外部接続用端子を多数設けることが必要な場
合電極4aと4bの間隔を狭め、配線5bを設けることが不可
欠となる。配線5bの配線長は、入力信号の高周波成分の
波長に対し無視できる程度に短くすることができる。
接続されることが望ましいがパッケージ形状を小形化
し、しかも外部接続用端子を多数設けることが必要な場
合電極4aと4bの間隔を狭め、配線5bを設けることが不可
欠となる。配線5bの配線長は、入力信号の高周波成分の
波長に対し無視できる程度に短くすることができる。
以上述べてきた様に２個の外部端子相互間を、予め定め
た特性インピーダンスで接続し、更にこの配線パターン
と一つの内部端子を他の配線パターンで接続することに
より、パッケージ内チップ近傍までインピーダンス整合
した信号伝送が可能となり、終端抵抗用の配線5aが無い
従来のパッケージでは不可避な、パッケージ内の配線で
のインピーダンス不整合に起因する信号の波形歪の発生
を解消できる。
た特性インピーダンスで接続し、更にこの配線パターン
と一つの内部端子を他の配線パターンで接続することに
より、パッケージ内チップ近傍までインピーダンス整合
した信号伝送が可能となり、終端抵抗用の配線5aが無い
従来のパッケージでは不可避な、パッケージ内の配線で
のインピーダンス不整合に起因する信号の波形歪の発生
を解消できる。
以上の説明では配線5bの下方に絶縁層10を介在させ接地
用導体膜６を設けてマイクロストリップを形成していた
が、配線5bの下方部分には導体膜を設けず、マイクロス
トリップラインを形成せずインピーダンスを上げる方法
もある。
用導体膜６を設けてマイクロストリップを形成していた
が、配線5bの下方部分には導体膜を設けず、マイクロス
トリップラインを形成せずインピーダンスを上げる方法
もある。
第２図および第３図はそれぞれ、本実施例中の配線5aの
他の構成例を示す上面図および側面図である。
他の構成例を示す上面図および側面図である。
配線5aは、第１図（ａ）に示すようにパッケージ１の同
一側面部で隣合った電極4aおよび4bに接続する必要は無
く、外部回路の配置条件に応じて、第２図に示すごとく
パッケージ１の相異なる二つの側面部に導くよう形成し
ても良く、同様な効果を得ることができるのは明らかで
ある。
一側面部で隣合った電極4aおよび4bに接続する必要は無
く、外部回路の配置条件に応じて、第２図に示すごとく
パッケージ１の相異なる二つの側面部に導くよう形成し
ても良く、同様な効果を得ることができるのは明らかで
ある。
また配線5aは、第１図（ｂ）に示すように積層基板内の
同一面上に設ける必要は無く、基板内の配線パターンを
配置し易くするため、第３図に示すごとく共通の導体膜
６に対し相異なる側にそれぞれ、絶縁層10および11を介
在させてマイクロストリップを形成しても良く、同様な
効果を得ることができるのは明らかである。
同一面上に設ける必要は無く、基板内の配線パターンを
配置し易くするため、第３図に示すごとく共通の導体膜
６に対し相異なる側にそれぞれ、絶縁層10および11を介
在させてマイクロストリップを形成しても良く、同様な
効果を得ることができるのは明らかである。
更にまた本考案によるパッケージを使用すると、第４図
に示す様に、１からｎまでのｎ個のパッケージに同一信
号を伝送路11を介して供給したい場合、本発明による配
線パターンに接続される外部端子に21,31…n1の伝送路
を接続し、ｎ個目のパッケージに伝送路の特性インピー
に等しい抵抗値を接続すれば、インピーダンス整合の取
れた状態で信号を供給することが可能となる。
に示す様に、１からｎまでのｎ個のパッケージに同一信
号を伝送路11を介して供給したい場合、本発明による配
線パターンに接続される外部端子に21,31…n1の伝送路
を接続し、ｎ個目のパッケージに伝送路の特性インピー
に等しい抵抗値を接続すれば、インピーダンス整合の取
れた状態で信号を供給することが可能となる。
以上説明したように本考案には、高速信号を外部接続用
端子からチップ端子まで導くための配線でのインピーダ
ンス不整合に起因する波形歪が発生しないようにした集
積回路パッケージを実現できるという効果がある。
端子からチップ端子まで導くための配線でのインピーダ
ンス不整合に起因する波形歪が発生しないようにした集
積回路パッケージを実現できるという効果がある。
第１図（ａ），（ｂ）は本考案の実施例を示す斜視図及
び側面図、第２図は本考案の実施例を示す上面図、第３
図は本考案の実施例を示す側面図、第４図は本考案の応
用例を示す平面図、第５図は従来の集積回路パッケージ
の平面図である。 １……パッケージ、２……チップ、３……ワイヤ、4,4
a,4b,7……電極、5a,5b……配線、６……導体膜、10,11
……絶縁層、Ｒ……抵抗。
び側面図、第２図は本考案の実施例を示す上面図、第３
図は本考案の実施例を示す側面図、第４図は本考案の応
用例を示す平面図、第５図は従来の集積回路パッケージ
の平面図である。 １……パッケージ、２……チップ、３……ワイヤ、4,4
a,4b,7……電極、5a,5b……配線、６……導体膜、10,11
……絶縁層、Ｒ……抵抗。
Claims (1)
- 【請求項１】パッケージの外部接続用の外部端子と、パ
ッケージの基板上の所定箇所に搭載された集積回路チッ
プ上の入力端子へ接続する内部端子と、前記外部端子と
前記内部端子とを接続する配線パターンとを含む集積回
路パッケージにおいて、 前記外部端子は信号入力用端子と終端抵抗接続用端子を
有し、 前記信号入力用端子と前記終端抵抗接続用端子とは、前
記終端抵抗接続用端子の特性インピーダンスとほぼ等し
い特性インピーダンスをもつ第１の配線パターンで接続
され、該第１の配線パターンと前記内部端子とは前記特
性インピーダンスよりも大きい特性インピーダンスをも
つ第２の配線パターンで接続されたことを特徴とする集
積回路パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985179320U JPH071845Y2 (ja) | 1985-11-20 | 1985-11-20 | 集積回路パツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985179320U JPH071845Y2 (ja) | 1985-11-20 | 1985-11-20 | 集積回路パツケ−ジ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6287456U JPS6287456U (ja) | 1987-06-04 |
| JPH071845Y2 true JPH071845Y2 (ja) | 1995-01-18 |
Family
ID=31122273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985179320U Expired - Lifetime JPH071845Y2 (ja) | 1985-11-20 | 1985-11-20 | 集積回路パツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH071845Y2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5942735Y2 (ja) * | 1979-11-30 | 1984-12-15 | 日本電気株式会社 | 抵抗減衰器 |
| JPS5932898B2 (ja) * | 1980-12-11 | 1984-08-11 | 富士通株式会社 | 高密度実装構造 |
-
1985
- 1985-11-20 JP JP1985179320U patent/JPH071845Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6287456U (ja) | 1987-06-04 |
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