JPS5956294A - Dynamic memory cell - Google Patents
Dynamic memory cellInfo
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- JPS5956294A JPS5956294A JP57167817A JP16781782A JPS5956294A JP S5956294 A JPS5956294 A JP S5956294A JP 57167817 A JP57167817 A JP 57167817A JP 16781782 A JP16781782 A JP 16781782A JP S5956294 A JPS5956294 A JP S5956294A
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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Abstract
Description
【発明の詳細な説明】
本発明は、ダイナミックメモリセル、特に、Ｎチャネル
およびＰチャネルの一対の１に界効果トランジスタを用
いたダイナミックメモリセルに関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a dynamic memory cell, and particularly to a dynamic memory cell using a field effect transistor in one of a pair of N-channel and P-channel.
従来の夕°イナミックメモリセルｔ、ｔ 、ソースとワ
ード線に接続されたゲートとビット％Ａに接続されｆｃ
）’ Ｌ／インを有する電界効果トランジスタと、両
′ｆ４ｆ、極のそれぞれが前記ソースと一定’４位源と
に１妾続されたセル答縦とを含んで構成される。Conventional dynamic memory cell t, t, source and gate connected to word line and bit %A connected to fc
)' L/in and a cell response column, each of whose poles is connected to the source and a constant source.
次に、従来のダイナミックメモリセルについて、図面を
参照して詳ｆ４ｆｌに説明する。Next, a conventional dynamic memory cell will be explained in detail with reference to the drawings.
第１図は従来の一例を示す回路図である。FIG. 1 is a circuit diagram showing a conventional example.
第１図に示すダイナミックメモリセルは、 ｔｉｉ：界
効果トランジスタとして１個のへチャネルのへ４０Ｓト
ランジスタＴＳを選択ゲートとして使用した１トランジ
スタ型のダイナミックメモリセルである。The dynamic memory cell shown in FIG. 1 is a one-transistor type dynamic memory cell using one hemi-channel 40S transistor TS as a field effect transistor as a selection gate.
このダイナミックメモリセルはＭ（ＪＳＩ−ランジスタ
ＩＭＳとセル容゛縫ＵＳからなり、記イアはされたイｊ
報がＩＯ”であるがｔｌｓでるるかは、このセル容量０
８の節点ＳＫ＃えられる電荷１１ｔと対応づけられる。This dynamic memory cell consists of an M (JSI) transistor IMS and a cell capacity US, and is
The information is "IO", but whether TLS is output is because this cell capacity is 0.
The node SK# of 8 is associated with the obtained charge 11t.
セル容量Ｃ８の一方の電極は一定１に位源に尚続され−
’ｊｌ ＋４；、 １立ＶＳに１呆持されているＭ（Ｊ
ＳＩ−ランジスタ’ｌ’ Ｓのゲートにし絖されたワー
ド線ＷＬを選ｊ１＜することで、Ｍ−０５Ｆランジスタ
’１’ Ｓ ｙ＜オン状態としＭ（ＪＳＩ−ランジスタ
’ｉ’ ｓのドレインにノブ続されたビット１；（１３
Ｌを介し／６己１煮情報のセル容Ｌ Ｕ Ｓへの書°込
みや読出しが行われる。One electrode of the cell capacitor C8 is connected to a constant voltage source -
'jl +4;, M(J
By selecting the word line WL wired at the gate of SI-transistor 'l' S, the M-05F transistor '1' S y is turned on, and the knob is connected to the drain of M (JSI-transistor 'i' s). bit 1; (13
Writing and reading of information to and from the cell capacity L US is performed via L.
このような従来のダイナミックメモリセルは節点８に滓
えられている情報すなわち１１ｙ荷がアルファ粒子等の
放射性４］η子の入射によって失われるという不可避的
な問題を持っており、この現象はセル容ｔｉｔ ｅ Ｓ
が小さくなりそこに痔えるＩＩＬ（：ｆＪ １４−が少
くなるほど著しくダイナミックメモリの人容団化が進む
につれてより重大な間ｉ、！ｑとなってきている。Such a conventional dynamic memory cell has an unavoidable problem in that the information stored at the node 8, that is, the 11y charge, is lost due to the incidence of radioactive 4]η particles such as alpha particles, and this phenomenon occurs in the cell. Contents
As the number of IIL(:fJ 14-) becomes smaller and the number of IIL(:fJ 14-) becomes smaller, it becomes more important as the dynamic memory becomes more and more humanized.
すなわち、従来のダイナミックメモリセルは、アルファ
粒子の入射により記憶４１１報がイσり暎される七いう
欠点があった。That is, the conventional dynamic memory cell has the following drawback: the stored information is disturbed by the incidence of alpha particles.
本発明の目的は、アルファ粒子が入射しても記憶情報の
破壊が防止できるダイナミックメモリセルを提供するこ
とにある。An object of the present invention is to provide a dynamic memory cell that can prevent stored information from being destroyed even if alpha particles are incident thereon.
すなわち、本発明の目的は、アルファ粒子がメモリセル
に入射しても記１．は情、ＹＩｔがｔ妓壊されず正１・
徨な読出しが行なえるダイナミックメモリセルを１星供
することにある。That is, an object of the present invention is to prevent alpha particles from entering the memory cell as described in 1. It's true, YIt's not broken and it's positive 1.
The purpose of this invention is to provide a dynamic memory cell that can perform flexible reading.
本発明のダイナミックメモリセルは、ゲートが第１のワ
ード線に接続され ドレインが第１のビット・腺に暎続
されたＮチャンネルの第ｌのｉｌｉ界効果トランジスタ
と、ゲートが第２のワード、腺に１妾続され ドレイン
が第２のビット１舅に接続されたＬ′チャンネルの第２
のＨＬ界効果トランジスタと、前記第１０゛、ＩＺ４．
ｌｒ−効果トランジスタのソースと［）口記第２の「Ｅ
界効果トジンジスタのソースとの間に４妾続されたセル
容）１士とを含んで構成される。The dynamic memory cell of the present invention includes an N-channel first field effect transistor whose gate is connected to a first word line, whose drain is connected to a first bit line, and whose gate is connected to a second word line. The second of the L' channels with one connected to the gland and the drain connected to the second bit one
HL field effect transistor, and the 10th IZ4.
The source of the lr-effect transistor and the second “E”
It is composed of four cell volumes connected between the source of the field effect and the source of the field effect.
すなわち、本発明のダイナミックメモリセルは、セル容
叶の両ｄＥ極間に常に一定のＭ １”Ｊ ｔを記憶１ｎ
報として蓄えておき、一方の電極直イ）ｌが変化しても
セル容ト１１：に蓄えられたｉ１尤荷量がは？’ＣＥ一
定のま提維持しｊ停るようにして、アルファ粒子の入射
にょ−る記憶情報の破喘を防ぐことに成功したものであ
る。That is, the dynamic memory cell of the present invention always stores a constant M 1''J t between both dE poles of the cell capacity.
What is the potential amount of i1 stored in the cell capacitor 11: even if the value of one electrode 1) changes? By keeping CE constant and stopping, we succeeded in preventing the destruction of stored information due to the incidence of alpha particles.
以下、理１野を助けるために典型的な実施列を用いて本
発明を詳述する。In the following, the present invention will be described in detail using exemplary implementation sequences to aid in understanding the theory.
第２図は本発明の一実廁例を示す回路図である。FIG. 2 is a circuit diagram showing an example of the present invention.
ＩＪＩ、０・１３Ｌ１はイＨ報の得１へみ、ｉｉｉ：出
し７を行なうための１対のビット線、ＷＬＱ 、’Ｗｌ
弓はメモリセルをｙ’４４／くするための１対のワード
１１１！、′１゛ｏはＮチャネルｈｘｕｓトランジスタ
、′１゛ＪｔｉＰチャネルＭ＜ＵＳ）ランジスタ、Ｃ８
は極性を１寺たないよつなセル容１よ、ＣＯ＋ ＣＩは
節点Ｓ １．＋ ＋ Ｓ １に形ｒｒｌｔ サｉｔ ル
寄生茶縫、ＶＮ ｒ Ｖ ＰｉｌＭ（ＪＳ ｌ−ランシ
スタ’ｌ’ Ｑ 、 ’ｌ’ ｌの）、（板ｒｇａｔで
）ＩＹＩ常装置１“ｔに１吏川している最低戒位、最高
１イ位がそれぞれにＪｌｌいられる。IJI, 0.13L1 goes to the output 1 of the IH signal, iii: A pair of bit lines for output 7, WLQ, 'Wl
The bow is a pair of words 111 to make the memory cell y'44/! , '1゛o is an N-channel hxus transistor, '1゛JtiP channel M<US) transistor, C8
is a normal cell volume 1 with one polarity, CO+ CI is node S 1. + + S 1 form rrlt site le parasitic chanui, VN r V PilM (JS l-Lancisstar 'l' Q, 'l' l), IYI permanent device 1"t to 1 rikawa (on board rgat) The lowest commandment rank and the highest rank of 1st rank are each ranked separately.
第３図は第２図に示す実ノ崩例におけるダイナミックメ
モリセルの１１□Ｉ造のイ既略断面図で、第２図に対応
する部分には同じ記号を用いている。FIG. 3 is a schematic cross-sectional view of an 11□I structure of a dynamic memory cell in a modification of the actual example shown in FIG. 2, and the same symbols are used for parts corresponding to those in FIG. 2.
紀２図および２ｆｌ ３図に示すダイナミックメモリセ
ル娃：ワード：ａ Ｖｖ Ｌ ｏを高′醒泣にし、ワー
ド線’１ＪＬ１を低「４尤位にすることで選択され、ビ
ットＡＪｐＢＬ（ｚｌＪＬｌとの情報のやりとりが可能
になる。The dynamic memory cell shown in Figs. It becomes possible to exchange information.
寸だワード向ＷＬＱを低Ｉｆ位にし、ワード線Ｗｌ、１
を高電位にすればＭＯＳ）ランジスタ’ｌ’Ｑ、’ｌ’
１がオフ状ｉ７，１となりメモリセルは［呆持伏峠とな
る。The word line WLQ is set to low If, and the word line Wl,1
If you set it to a high potential, MOS) transistor 'l'Q, 'l'
1 becomes the OFF state i7,1, and the memory cell becomes [Damachibukutouge].
以後、ヒツトＪｄ ’目Ｊｏｔ節点ＳＯヲ高’Ｓｔ、
（１’Ｌ （！： Ｌビット線１．１ Ｌ Ｌ １１″
ｉｌｊ点８１を低重１Ｎ′Ｌとするような７１５ ｉｓ
’Ｌ関係’；＋： ” １ ” ｉｆｆ Ｙｌ＆、逆ニ
ヒ、、 ）＋ｉｉ！＋１ＪＪ、ＬＱ ｌ 節点ＳＯをイ
ｊいＩ’Ｃ酢としビット線１」Ｌｌ−ηｉ点Ｓｌを高電
位とす２）ような′「「位関係をＩＩ 、、 ７１情報
と呼ぶ。From now on, hit Jd 'Jot node SOwotaka'St,
(1'L (!: L bit line 1.1 L L 11''
715 is such that the ilj point 81 has a low weight of 1N'L
'L-related';+: ``1'' if Yl&, reverse nihi,, )+ii! +1JJ, LQ l The node SO is set to I'C and the bit line 1'Ll-ηi point Sl is set to a high potential.2)''The position relationship is called II,, 71 information.
節点８０ （ｎ”−拡散ノー）または８１（ｐ＋弘故層
）にアルファ粒子が入射すれば、そのため発生する電荷
により寄生茶１−＋ｔＵｏ、ｅｔが小さいと、ソノｊ４
’Ｔ点Ｓ Ｏ、ｔ ８１ ノｒＪｉｊ点屯ｆｌ Ｖ Ｏ
＋ Ｖ ｌ カ１１（仮一
電位ＶＮ、Ｌｆ’それぞれに等しくなることはよく知ら
れている。If an alpha particle is incident on the node 80 (n''-diffusion no) or 81 (p+ Hirokata layer), due to the electric charge generated, if parasitic tea 1-+tUo, et is small, sono j4
'T point S O, t 81 NorJij point tun fl V O
+ V l = 11 (it is well known that they are equal to the temporary potentials VN and Lf', respectively).
ここで、通常基板電位ＶＮは低電位（ｉＮＬ）、）１．
。Here, the normal substrate potential VN is a low potential (iNL), )1.
.
板電位■Ｐは高１１Ｌ位ｖＤＬ）であるのでアルファ粒
子が節点ＳＯまたはＳｌに入射すればその節点Ｓ Ｏ、
Ｓ １ ノｆ１点ｒ［ｅＶ Ｏ＋ Ｖ ｌ＆−ｔｉＬｋ
＋１ｌｆｉｉ：（−３Ｎ Ｌ）または高＋４７．１■Ｖ
ＬＳＩ）になる。Since the plate potential ■P is high (about 11L vDL), if an alpha particle is incident on the node SO or Sl, the node SO,
S 1 f1 point r[eV O+ V l&-tiLk
+1lfii: (-3N L) or high +47.1■V
LSI).
従って ＋＊ ＯＩｔ情報の保持状態でアルファ粒子が
節点ＳＯν８１に入射してもＩ ｏ ７１ ｉｉ￥ ７
長の伏！沈は変化しない。また、”′１″情報の保持状
態、すなわち節点８０が高電位ｖＤＤかつ節点８１が低
重１〜′ＬＧＮＬ）の状態でアルファ粒子が節点ＳＯに
入射すると、消点（Ｋ、泣ＶＱは高ＦＫ位Ｖ ｌ） Ｄ
から基板＋１． （■ＶＮと等しいｔｔｔ位の低電位Ｇ
ＮＩＪに低下する。Therefore, +* Even if an alpha particle enters the node SOν81 in a state where OIt information is retained, I o 71 ii￥ 7
Long bow! Shen does not change. In addition, when an alpha particle enters the node SO in the state where the "'1" information is held, that is, the node 80 is at a high potential vDD and the node 81 is at a low gravity 1 to 'LGNL, the vanishing point (K, VQ is high). Free kick position V l) D
From board +1. (■Low potential G of about ttt equal to VN
Decreased to NIJ.
このとき節点ＳＯに注入される’ｍ、荷８１士ｑは、次
の（１）式で示される。At this time, the load 81 and the load 81q injected into the node SO are expressed by the following equation (1).
ｑ＝（−ＶｕＬ）） −（Ｃｏ＋Ｕｘ−ＵＳ／（Ｃ１＋
ＵＳ） ）、・・・・・・・・・・・（１）
また、節点Ｓ１の節点１毬位Ｖｌ／は、次の（２）式で
表される負電位となる。q=(-VuL)) -(Co+Ux-US/(C1+
US)), ...... (1) Further, the node 1 level Vl/ of the node S1 becomes a negative potential expressed by the following equation (2).
Ｖｌ’ ＝（−Ｖ Ｄ Ｉ））−ＵＳ／（Ｕｌ
＋ ＵＳ） −−−−−−（２）寸だ、比軟の便宜
上、節点Ｓ１のｊｌｉ点軍位Ｖ、／を低ｒｉ（位ＵＮＬ
）にしたときの節点ＳＯの、、ｉｊ点ｒｌｆ、位Ｖ Ｏ
／を求めると、次の（３）式のようになる。Vl' = (-V D I))-US/(Ul
+ US) -------(2) For convenience of comparison, set jli point military rank V, / of node S1 to low ri (position UNL
) of the node SO, ij point rlf, position V O
When / is calculated, the following equation (3) is obtained.
Ｖ Ｏ’ ＝ＶＩＪＩＪ −Ｃ８２／ （Ｕ□−１−（
、’Ｓ ） ・（Ｃ１−ｔ４：Ｓ） ・・・・・
・・・・・・・（３）１／泊って、アルファ粒子の入射
により減少した信号酸）−は加点ＳＯのところで、次の
（４）式のようになる。V O' =VIJIJ -C82/ (U□-1-(
,'S) ・(C1-t4:S)...
(3) 1/signal acid (signal acid decreased by the incidence of alpha particles) is expressed as the following equation (4) at the addition point SO.
ｓ、＝１−Ｃ８２／（Ｇｏ＋Ｃ３）−（ｃｌ−Ｉｓ）−
・・・・・・・・・・・・（４）
ここで、たとえば
Ｃｏ＝ｃ １＝ＵＳ／１ 。s, = 1-C82/(Go+C3)-(cl-Is)-
・・・・・・・・・・・・(4) Here, for example, Co=c 1=US/1.
とすれば、これは約１７．４ ％となり節点５Ｏ９ＳＩ
ＫＪえられている全体の信号卆悔ｆ比べれば戎少縫は小
さく、約８２６％の信号耽が洩ることになる。Then, this is about 17.4% and the node 5O9SI
Compared to the total signal loss f determined by KJ, the small amount of signal loss is small, and approximately 826% of the signal loss is leaked.
従って ｔｔ ｌｐｐ債報は破壊されないで保持される
ことがわかる。Therefore, it can be seen that the ttlpp bond is preserved without being destroyed.
また、節点８１にアルファ粒子が入射しても先と同様に
、節点ボ（Ｙ”Ｌ Ｖ Ｏは低電位ＵＮＬ）から基板電
位Ｖｌ’と等しい高電位ＶＩＪＩＪになるがセル容１４
士Ｃ８の容Ｆ、ｉ：カップリングにより節点８００節点
＋ｌｉＩ■ＶＯも高くなるため゛′１″情報は破１ψ工
されない。Furthermore, even if an alpha particle is incident on the node 81, as before, a high potential VIJIJ equal to the substrate potential Vl' is generated from the node B (Y"L VO is a low potential UNL), but the cell capacitance 14
The capacity F, i of the operator C8: Since the node 800 node +liI■VO also becomes high due to the coupling, the ``'1'' information is not destroyed.
本発明のダ・ｆナミックメモリセルｖ、ｘ−１ｇｔ−の
１１ｊ昇効弔トジンジスタの代りに異なる導Ｖ暗Ｉｉｌ
！を有する一対の、ｌ／、 ｌ’ｆ−効果トランジスタ
をＩＩ＋いることにより、セル宅１′、１．！”の画′
屯イ執を７０−ティング１犬Ｉ沈に１呆持できるｆ−め
、 ’／Ｊのｌｉ’ｃ Ｉ＆の市１ｉ７がアルファ７１
′／子の入射によりｆ！１ｌＩＩシてもセル容縫に蓄え
られた電荷が失われないようにできるので、記憶破壊が
防止できるといつ効果がある。In place of the 11j booster voltage resistor of the data dynamic memory cell v, x-1gt- of the present invention, a different conductor
! By including a pair of l/, l'f-effect transistors II+, the cells 1', 1. ! “Picture”
f-me who can hold 70-ting 1 dog I shen 1 stupor, '/J's li'c I&'s city 1i7 is alpha 71
′/ due to the incidence of child f! Since it is possible to prevent the charge stored in the cell capacitor from being lost even after 1lII cycles, it is effective to prevent memory destruction.
すなわち、本発明のダイナミックメモリセルは、ヘチャ
ネルとＰチャネルのＭ（ＪＳ）ランジスタを選択ゲート
として用い、セルＷ−ｉｆｔの両電極に信号’ｆ（１Ｗ
ＪをｉζＶえることでメモリセルの１、己１意情？ｆｉ
がアルファ粒子の入射により破壊されること全防止でき
るという効果がある。That is, the dynamic memory cell of the present invention uses H-channel and P-channel M (JS) transistors as selection gates, and applies a signal 'f (1W) to both electrodes of the cell W-ift.
By changing J to iζV, does the memory cell's 1, self-1 consciousness change? fi
This has the effect of completely preventing the destruction of the particles by the incidence of alpha particles.
図１（１Ｎの１ｉｉ） 、ｔｌｉ、な説明第１図ｉ：Ｉ
、’ ｌｊ）’ｇ来の一則を示す回路図、ｒ、３２図は
本発明の一′Ｊす（＋： １’ｚｌｌ全示す回路図、第
３図は第２図に示す実施１列に、１、・＆ＪるＩｌ、を
造断面図である。Figure 1 (1ii of 1N), tli, explanation Figure 1 i:I
, 'lj)'g, r, Figure 32 is a circuit diagram showing the entirety of the present invention. , 1, .&J Il, is a cross-sectional view.
ＷＬ 、Ｗｌ）（１、ＷＪ、ｌ・・・・・・ワード１．
飢 Ｊ３Ｊ、−、ＩＪＬ□ 。WL, Wl) (1, WJ, l...word 1.
Hunger J3J, -, IJL□.
１５Ｌ１・・・・・・ピッｌ−線、Ｔ Ｓ 、 Ｔ Ｑ
・・・・・・Ｍ（ＪＳ）ランジスタ、Ｔｌ・・・・・・
ＰｖｉＵＳ）ランジスタ、ｅト。15L1...Pill-line, T S , T Q
...M (JS) transistor, Tl...
PviUS) transistor, e.
・・・セル容＋Ｉｌ、＜： ｏ ｌ Ｕ １・・・・・
・寄生茶は、ｖ Ｓ −−一定Ｔ扛（ｓｒ、 Ｖ Ｎ
、 Ｖ Ｐ −・−・・ｊｉｕ１反＋Ｌｒｉ；ｊ
、 ｓ８＋ＳＯ＋”ｌ・・・・・・１１１ｊ点。...Cell capacity + Il, <: o l U 1...
- Parasitic tea is v S -- constant T (sr, V N
, V P −・−・・jiu1anti+Lri;j
, s8+SO+”l...111j points.
第１ 図 第２図Figure 1 Figure 2
Claims (1)
ビット線に接続されたＮチャネルの第１の電界効果トラ
ンジスタと、ゲートが第２のワード線に接続され ドレ
インが第２のビット線に接１恍されたＰチャネルの第２
の電界効果トランジスタと、前記第１の電界効果トラン
ジスタのソースと前記第２の電界効果トランジスタのソ
ースとの間に接続されたセル容量とを含むことを／１＞
徴とするダイナミックメモリセル。a first N-channel field effect transistor having a gate connected to a first word line and a drain connected to a first bit line; a gate connected to a second word line and a drain connected to the second bit line; The second of the connected P channel
and a cell capacitor connected between the source of the first field effect transistor and the source of the second field effect transistor.
Dynamic memory cell.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57167817A JPS5956294A (en) | 1982-09-27 | 1982-09-27 | Dynamic memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57167817A JPS5956294A (en) | 1982-09-27 | 1982-09-27 | Dynamic memory cell |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5956294A true JPS5956294A (en) | 1984-03-31 |
| JPH044680B2 JPH044680B2 (en) | 1992-01-29 |
Family
ID=15856644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57167817A Granted JPS5956294A (en) | 1982-09-27 | 1982-09-27 | Dynamic memory cell |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5956294A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5512576A (en) * | 1978-07-12 | 1980-01-29 | Nec Corp | Integrated memory cell |
-
1982
- 1982-09-27 JP JP57167817A patent/JPS5956294A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5512576A (en) * | 1978-07-12 | 1980-01-29 | Nec Corp | Integrated memory cell |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH044680B2 (en) | 1992-01-29 |
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